SU783788A1

SU783788A1 - Binary-binary-decimal code converter

Info

Publication number: SU783788A1
Application number: SU792714577A
Authority: SU
Inventors: Людмила Анатольевна Волкова; Владимир Анатольевич Канашкевич; Владимир Григорьевич Ковган
Original assignee: Предприятие П/Я Г-4493
Priority date: 1979-01-15
Filing date: 1979-01-15
Publication date: 1980-11-30

Description

Союз СоветскихUnion of Soviet

СоциалистическихSocialist

РеспубликRepublics

ОПИСАНИЕDESCRIPTION

ИЗОБРЕТЕНИЯInventions

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУTO AUTHOR'S CERTIFICATE

<«783788<"783788

Государственный комитет СССР по делам изобретении и открытий (61) Дополнительное к авт. свид-ву ~ (22) Заявлено 15.01,79 (21)2714577/18-24 с присоединением заявки № (23) ПриоритетUSSR State Committee for Inventions and Discoveries (61) Additional to ed. certificate-wu ~ (22) It is claimed 15.01.79 (21) 2714577 / 18-24 with the addition of application No. (23) Priority

Опубликовано 30,11.8 0, Бюллетень № 4 4Published 30.11.8 0, Bulletin No. 4 4

Дата опубликования описания 30.11,80 (51 )М. Кл?Date of publication of the description 30.11.80 (51) M. Cl

G 06 F 5/02 (53) УДК 681.325 (088.8) (72) Авуоры изобретенияG 06 F 5/02 (53) UDC 681.325 (088.8) (72) Holdings of invention

Л.А. Волкова, В.А. Канашкевич и В.Г. Ковган (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА ВL.A. Volkova, V.A. Kanashkevich and V.G. Kovgan (71) Applicant (54) BINARY CODE CONVERTER B

ДВОИЧНО-ДЕСЯТИЧНЫЙ изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении преобразующих устройств в автоматизированных системах управле- 5 ния и информационных системах.Binary-decimal invention relates to the field of automation and computer engineering and can be used in the construction of converting devices in automated control systems and information systems.

Известен преобразователь двоичного кода в двоично-десятичный£1] , содержащий регистр множимого, регистр множителя, блок порядков и корректирующих коэффициентов, последовательный сумматор, регистр произведения и управляющие логические элементы.A known converter of binary to binary decimal £ 1], containing the register of the multiplicand, the register of the multiplier, the block of orders and correction factors, the sequential adder, the register of the product and the control logic elements.

Недостаток этого преобразователя состоит в том, что корректирующий коэффициент должен быть рассчитан заранее для заданного диапазона преобразующих чисел. Кроме того, в нем лрименен последовательный принцип работы, что ограничивает быстродействие.The disadvantage of this converter is that the correction factor must be calculated in advance for a given range of converting numbers. In addition, it uses the consistent principle of operation, which limits performance.

Наиболее близким к изобретению по технической сущности и схемному решению является преобразователь двоичного кода в двоично-десятичный , содержащий двоичный счетчик, первый и второй последовательно соединенные двоично-десятичные счетчики, информационные выходы которых являются выходами преобразователя, генератор импульсов, элемент И—НЕ, первый вход которого соединен с выходом генератора импульсов, а второй вход-- с выходом двоичного счетчика. Недостаток этого преобразователя в том, что он обрабатывает только числа с фиксированной запятой и не может преобразовывать числа с плавающей запятой. 'Другой его недостаток 10 состоит в недостаточно высоком быстродействии.Closest to the invention in technical essence and circuit solution is a binary to binary decimal code converter containing a binary counter, first and second binary decimal counters connected in series, the information outputs of which are converter outputs, a pulse generator, an AND-NOT element, a first input which is connected to the output of the pulse generator, and the second input to the output of the binary counter. The disadvantage of this converter is that it only processes fixed-point numbers and cannot convert floating-point numbers. 'Its other drawback 10 is the lack of high speed.

Цель изобретения - расширение класса решаемых задач за счет возможности преобразования чисел в форме 15 с плавающей запятой и увеличение быстродействия.The purpose of the invention is the expansion of the class of tasks at the expense of the ability to convert numbers in the form of 15 floating point and increase performance.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий 20 двоичный счетчик первый и второй последовательно соединенные двоичнодесятичные счетчики, информационные выходы которых являются выходами преобразователя, генератор импульсов, 25 элемент И-НЕ, первый вход которого соединен с выходом генератора импульсов, а второй вход - с выходом двоичного счетчика, дополнительно введены двоичный делитель частоты, деся30 тичный делитель частоты, первый и второй коммутаторы, регистр порядка, регистр мантиссы, управляемый делитель частоты и дешифратор порядка. При этом вход дешифратора порядка соединен с выходом регистра порядка и управляющими входами первого коммутатора и управляемого делителя частоты, а выход дешифратора порядка подключен к установочному входу второго двоично-десятичного счетчика, счетный хвод которого соединен с входом записи двоичного счетчика, а выход - с управляющим входом второго коммутатора. Выходы первого и второго коммутаторов соединены соответственно со счетными входами двоичного счетчика и первого двоично-десятичного счетчика, а информационные входы первог'о и второго коммутаторов связаны с выходами двоичного и'десятичного делителей частоты соответственно, счетные входы которых соединены с выходами элемента И—НЕ и управляемого делителя частоты соответственно. Выход элемента И—НЕ, кроме того, соединен с тактовым входом управляемого · делителя частоты, выход регистра мантиссы - с информационным входом двоичного счетчика. Входы регистра мантиссы и регистра порядка являются входами преобразователя.This goal is achieved by the fact that in the binary-to-decimal binary converter containing 20 binary counters, the first and second sequentially connected binary decimal counters, the information outputs of which are the outputs of the converter, a pulse generator, 25 AND-NOT element, the first input of which is connected to the output of the generator pulses, and the second input - with the output of a binary counter; additionally, a binary frequency divider, a decimal frequency divider, the first and second switches, order register, register mantissa, controlled frequency divider and order decoder. The input of the order decoder is connected to the output of the order register and the control inputs of the first switch and the controlled frequency divider, and the output of the order decoder is connected to the installation input of the second binary-decimal counter, the counting input of which is connected to the recording input of the binary counter, and the output to the control input second switch. The outputs of the first and second switches are connected respectively to the counting inputs of the binary counter and the first binary-decimal counter, and the information inputs of the first and second switches are connected to the outputs of the binary and decimal frequency dividers, respectively, the counting inputs of which are connected to the outputs of the AND-NOT element controlled frequency divider, respectively. The output of the AND-NOT element, in addition, is connected to the clock input of the controlled · frequency divider, the mantissa register output is connected to the information input of the binary counter. The inputs of the mantissa register and the order register are inputs of the converter.

На чертеже представлена блок-схема предлагаемого преобразователя^,The drawing shows a block diagram of the proposed Converter ^,

В его состав входят генератор 1 импульсов, элемент И—НЕ 2, двоичный делитель 3 частоты, первый коммутатор 4, регистр 5 порядка, управляемый делитель б частоты, регистр 7 мантиссы, двоичный счетчик 8, дешифратор 9 порядка, десятичный делитель 10 частоты, второй коммутатор II, двоично-десятичные счетчики 12, 13, вход ' 'jlycK' ¹ 14.It includes a pulse generator 1, an AND — NOT 2 element, a binary frequency divider 3, a first switch 4, a 5-order register, a controlled frequency divider, a mantissa register 7, a binary counter 8, a 9-order decoder, a decimal frequency divider 10, and a second switch II, binary decimal counters 12, 13, input '' jlycK ' ¹ 14.

Математическое обоснование работы устройства следующее.The mathematical rationale for the operation of the device is as follows.

Любое число в нормальной форме записывается следующим образом:· ¥,= у_г-2'¹”-в двоичной системе счисления;Any number in normal form is written as follows: · ¥, = у _г -2 ' ¹ ”-in the binary number system;

γ_о~ «,_σ·Ι.Ο^₽ - в десятичной системе счисления, где ϋ_Ζ) т- -соответственно значения & ’ ' мантиссы и порядка чисел в двоичной системе счисления;γ _о ~ «, _σ · Ι.Ο ^₽ - in the decimal number system, where ϋ _Ζ) t - -respectively, the values &'' of the mantissa and the order of numbers in the binary number system;

,р -соответственно значения мантиссы и порядка чисел в десятичной системе'счисления_{А w} , p is, respectively, the values of the mantissa and the order of numbers in the decimal number system _{A w}

Так как , то ² » откудаSince, then ² "from

2^m \o~ У1 ·~4οΡ ¹ 2 ^m \ o ~ Y1 · ~ 4οΡ ¹

Из формулы следует, что для того, чтобы ^осуществить пересчет мантиссы двоичного числа, подавая на счетный вход двоичного счетчика импульсы с частотой в мантиссу двоично-десятичного числа, на счетный вход двоично-десятичного счетчика мантиссы должны поступать импульсы с частотой .о _р _Ζ_—.It follows from the formula that in order to ^ recalculate the mantissa of a binary number by applying pulses with a frequency to the binary counter counter input to the mantissa of the binary decimal number, pulses with the frequency .o _p _Ζ_— .

Ао' 2 10^р 'Преобразователь работает следующим образом.AO '2 10 ^r ' Converter operates as follows.

В исходном состоянии в регистр 5 порядка заносится порядок двоичного числа, в регистр 7 мантиссы - мантисса двоичного числа. На выходе двоичного счетчика 8 появляется разрешающий потенциал, который поступает на первый вход элемента И—НЕ 2. По команде ''Пуск'¹ импульсы с выхода генератора 1 поступают на второй вход элемента И—НЕ 2 и далее через' двоичный делитель 3 частоты на первый коммутатор 4. В зависимости от порядка двоичного числа в регистре 5 к счетному входу двоичного счетчика 8 подключается тот или иной .выход коммутатора 4, т.е. на него поступают импульсы с частотой ,f/2^m, где f - частота импульсов генератору 1.In the initial state, the order of the binary number is entered in the 5th order register, the mantissa of the binary number in the 7th register of the mantissa. At the output of the binary counter 8 appears allowing potential which is supplied to a first input of AND-NO element 2. The command 'Start' ¹ pulses from the output of the generator 1 received at the second input of AND-NO 2 and further through the 'binary frequency divider 3 the first switch 4. Depending on the order of the binary number in register 5, this or that output of the switch 4 is connected to the counting input of the binary counter 8, i.e. it receives pulses with a frequency, f / 2 ^m , where f is the frequency of the pulses to the generator 1.

Одновременно импульсы с выхода генератора 1 через элемент И-НЕ 2 и десятичный делитель 10 подаются на вход второго коммутатора 11. Управление этим коммутатором осуществляется при помощи второго двоично-десятичного счетчика 13. В зависимости от порядка десятичного числа на разрядных выходах второго двоично-десятичного счетчика, тот или иной выход подключается к счетному входу первого двоично-десятичного счетчика 12. В результате на счетный вход двоично-десятичного счетчика 12 поступают импульсы с частотой f/Ю»?At the same time, pulses from the output of the generator 1 through the AND-NOT 2 element and the decimal divider 10 are fed to the input of the second switch 11. This switch is controlled using the second binary-decimal counter 13. Depending on the order of the decimal number on the bit outputs of the second binary-decimal counter , is this or that output connected to the counting input of the first binary decimal counter 12. As a result, pulses with a frequency f / 10 ”are received at the counting input of the binary decimal counter 12?

Частоты импульсов, поступающих на счетные входы счетчика 8 и'двоично-десятичного счетчика 12, связаны между собой какThe frequencies of the pulses arriving at the counting inputs of the counter 8 and the binary decimal counter 12 are interconnected as

При переполнении двоично-десятичного счетчика 12 сигнал переноса поступает на вход двоично-десятичного счетчика 13 и на вход записи двоичного счетчика 8 и процесс счета.повторяется до обнуления двоичного счетчика 8. При обнулении двоичного счетчика 8 на его выходе переноса появляется запрещающий потенциал, кото,рый закрывает элемент И-НЕ 2 и процесс преобразования на этом заканчивается .When the binary-decimal counter 12 is overflowed, the transfer signal is transmitted to the input of the binary-decimal counter 13 and to the recording input of the binary counter 8 and the counting process. It is repeated until the binary counter 8 is reset. When zeroing the binary counter 8, the inhibit potential appears at its transfer output, which The first one closes the AND-NOT 2 element, and the conversion process ends there.

Быстродействие преобразователя можно оценить, исходя из независи мости работы двоично-десятичного и двоичного счетчиков.The speed of the converter can be estimated based on the independence of the binary decimal and binary counters.

Время, через которое обнуляется двоичный счетчик мантиссы, определяется количеством разрядов преоб-’ разуемого двоичного числа и частотой импульсов генератора где η - количество разрядов мантиссы двоичного, числа.The time after which the binary mantissa counter is reset is determined by the number of bits of the convertible binary number and the pulse frequency of the generator where η is the number of bits of the binary mantissa, number.

Время преобразования растет с ростом порядка преобразуемого числа.The conversion time increases with increasing order of the converted number.

Однако по величине порядка двоичного кода -всегда можно приблизительно оценить порядок десятичного числа. Эту роль в устройстве выполняет дешифратор 9 порядка. Приближенное значение порядка десятичного числа заносится в двоично-десятичный счетчик 13.However, by the magnitude of the order of the binary code, you can always approximately estimate the order of the decimal number. This role in the device is performed by a 9th order decoder. The approximate value of the order of the decimal number is entered in the binary decimal counter 13.

Если истинная величина десятичного порядка преобразуемого числа выше приближенной, то происходит переполнение двоично-десятичного счетчика 12 и содержимое двоично-десятичного счетчика 13 увеличивается на единицу, после чего процесс преобразования повторяется.If the true value of the decimal order of the converted number is higher than the approximate value, then the binary decimal counter 12 overflows and the contents of the binary decimal counter 13 are increased by one, after which the conversion process is repeated.

Применение дешифратора порядка позволяет увеличить быстродействие, исключив операции подбора величины десятичного порядка.The use of the order decoder allows you to increase performance by eliminating the operation of selecting the decimal order value.

Если, начиная с некоторого значения двоичного порядка, произвести увеличение частоты в 2“ раз, то необходимо во столько же раз увеличить и частоту f генератора 1 ^Аналогичным образом увеличивая в 10 раз частоту, подаваемую на двоично-десятичный счетчик 12, получимIf, starting from a certain value of binary order, a frequency increase of 2 “times is necessary, then it is necessary to increase the frequency f of the generator 1 ^ by the same amount as well. Similarly, by increasing 10 times the frequency supplied to the binary decimal counter 12, we obtain

1о^к£_4О=(£-ю*)_1оР1 ° ^to _4O £ = (£ * th) _{1 °} F

Оба счетчика должны работать синхронно и, следовательно, должно вы- поднятье^ равенство,.Both counters must work synchronously and, therefore, must raise ^ equality.

где g - корректирующий коэффициент.where g is the correction factor.

Таким образом,- появляется возможность повышения быстродействия преобразователя за счет увеличения частоты генератора, которая ограничена быстродействием применяемых логических схем, за счет введения делителя частоты с коээфициентом деления i0^k/2, который подключается при порядках двоичного числа, равных С, и выше. Управление делителем частоты осуществляется при этом декодером.Thus, - it becomes possible to increase the speed of the converter by increasing the frequency of the generator, which is limited by the speed of the applied logic circuits, by introducing a frequency divider with a division coefficient i0 ^k / 2, which is connected with binary orders equal to C and higher. The frequency divider is controlled by the decoder.

Значение величины двоичного порядка, начиная с которого производится увеличение частоты f^, можно задать не одно, а несколько. Тогда в зависимости от порядка преобразуемого дво- . ичного числа будет устанавливаться тот или иной коэффициент деления частоты .The value of a binary order quantity, starting from which the frequency f ^ is increased, can be specified not one, but several. Then, depending on the order of the converted double. Of a different number, one or another frequency division coefficient will be set.

Очевидно, что реализация делителя частоты с переменным коэффициентом деления возможна лишь в том случае, когда число 1(^/2^1, целое.Obviously, the implementation of a frequency divider with a variable division coefficient is possible only when the number 1 (^ / 2 ^1, integer.

Кроме того, получается выигрыш в оборудовании, поскольку отпадает необходимость в двоичных делителях 2^Ь и выше.In addition, a gain in equipment is obtained, since there is no need for binary dividers ^2b and higher.

Предполагаемое устройство оперирует с числами, представленными в форме с плавающей запятой, что существенно расширяет диапазон решаемых задач»The alleged device operates with numbers presented in the form of a floating point, which significantly expands the range of tasks "

Claims

the second switches, the order register, the mantissa register, the controlled frequency divider and the order decoder. In this case, the input of the order decoder is connected to the output of the register of the order and the control inputs of the first switch and controllable divider hour, and the output of the decoder is connected to the installation input of the second binary-decimal counter, which is connected to the input the home of the binary counter, and the output from the control input of the second switch. The outputs of the first and second switches are connected respectively to the counting inputs of the binary counter and the first binary-decimal counter, and the information inputs of the first and second switches are connected to the outputs of the binary and identical frequency dividers, respectively, the counting inputs of which are connected to the outputs of the And -... NOT and controllable frequency divider, respectively. The output of the NAND element, in addition, is connected to the clock input of the controlled frequency divider, the output of the register register is with the information input of the binary counter. The inputs of the mantiOs register and the order register are input to the transducer. The drawing shows a block diagram of the proposed converter, it consists of a generator of 1 pulses, an AND-NOT 2 element, a binary divider 3 frequencies, the first switch 4, a 5-order register, a control ET4Y divider frequency, a 7-mantissa register, binary counter 8, a 9-order decoder, a decimal frequency divider 10, a second commulator II, binary-decimal counters 12, 13, jlycK input 14. The rationale for the operation of the device is as follows. Any number in normal form is written as follows: Y i -2 -B binary number; i - in the decimal XI systems - ifeio numbering, (d / it. - correspondingly the value of the mantissa and the order of numbers in the binary number system; - correspondingly the value of the mantissa and the order number in the decimal system. Since then toiQ 4 from VJ - M, 10 Ji Qf Nz formulas, it follows that in order to recalculate the mantissa of a binary number, the pulses with a frequency ff are sent to the mantissa of a binary-decimal number at the counting input of a binary counter, and the counting input of the military-tenth counter impulses with asthote converter work As follows: In the initial state, the order of the binary number is entered into the register 5, and the binary number, the mantissa of the binary number, is entered in the register 7. At the output of the binary counter 8, a potential appears, which is fed to the first input of the AND-HE element 2. The Start command impulses from the generator 1 output go to the second input of element 2 and then through the binary divider 3 frequencies to the first switch 4. Depending on the order of the binary number in register 5, one or another switch output is connected to the counting input of the binary counter B 4, i.e. It receives I1 1 pulses with a frequency, f / 2, where f is the frequency of the pulses to the generator 1. (At the same time, the pulses from the output of the generator 1 through the AND-NE element 2 and the decimal divider 10 are fed to the input of the second switch 11. This KorvUvsyxaToM is controlled using the second dzhoichno-decimal counter 13. Depending on the order of the decimal number on the bit outputs of the second binary-decimal counter, one or the other output is connected to the counting input of the first binary-decimal counter 12. As a result, the counting input binary-decimal of the counter 12. The pulses are received at a frequency of f / JOiT The frequencies of the pulses arriving at the counting inputs of the counter 8 and the binary-decimal counter 12 are interconnected as LG, ..-- L When the binary-decimal counter 12 overflows, the transfer signal enters The input of the binary-decimal counter 13 and the input of the record of the binary counter B and the counting process. Repeat until the binary counter of the counter 8 is zeroed. When the binary counter 8 is zeroed, its inhibitory potential appears at its transfer output, which closes the element 2 and the conversion process The speed of the converter can be estimated, based on the independence of the operation of the binary-decimal and all-time counters. The time t through which the binary counter of the mantissa has zeroed is determined by the number of bits of the binary number being converted and the frequency of the generator pulses - (). The conversion time increases with increasing order of the number being converted. However, the magnitude of the order of the binary code. It is always possible to estimate the order of the decimal number. This role in the device is performed by the 9 order decoder. The approximate value of the order of the decimal number is entered into the binary-decimal counter 13. If the true value of the decimal order of the number being converted is higher than the approximate number, then the overflow of the binary-decimal counter 12 occurs and the content of the binary-decimal counter 13 is increased by one whereupon the conversion process is repeated. The use of an order decoder allows an increase in speed, eliminating the selection of the value of the decimal order. If, starting with a certain binary order value, the frequency is increased by a factor of 2, then the frequency f of the generator 1 ОЬ needs to be increased by the same factor. -. -1 × Similarly, increasing 10 times the frequency applied to binary digit decimal counter 12, we get io.f (f.o) ioP Both counters must work synchronously and, therefore, equality must be true ,. Z.f.g.f.fO where g is the correction factor. Thus, it is possible to increase the speed of the converter by increasing the frequency of the generator, which is limited by the speed of the applied logic circuits, by introducing a frequency divider with a division coefficient which is connected with orders of a binary number equal to C and higher. Frequency divider control is thus a decoder. The value of the binary order, from which the frequency of the frequency f0 is increased, it is possible to specify not one, but several. Then, depending on the order of the converted bottom number, one or another division factor will be set: from the dot. It is obvious that the implementation of a frequency divider with a variable division factor is possible only in the case when the number is an integer. In addition, equipment gains are obtained, since there is no need for binary dividers 2 and higher. The proposed device operates with floating-point numbers, which greatly expands the range of tasks. Formula of the Invention A binary-to-binary converter that contains a binary counter, the first and second serially connected binary-decimal counters, whose information outputs are the outputs of the converter, the pulse generator, the element AND-NOT, the first input of which is connected to the output of the pulse generator, and the second input - to the output of the binary counter, which distinguishes with that, c. the goal of expanding the class of problems to be solved due to the possibility of converting numbers in the form of a floating-point form and increasing speed, c. it has a binary frequency divider, a decimal frequency divider, first and second switches, an order register, a mantissa register, a controlled frequency divider, and an order decoder, whose input is connected to the output of the order register and to the control inputs of the first switch and controlled the frequency divider, and the output of the order decoder is connected to the setup input of the second binary-decimal counter, the counting input of which is connected to the write input of the binary counter, and to the control input of the second switch, the outputs of the first o and the second commutator, are connected respectively to the counting inputs of the binary counter and the first binary-decimal counter, and the information inputs of the first and second switches are connected to the outputs of the binary and decimal frequency dividers, respectively, the counting inputs of which are connected to the outputs of the NAND element and controlled frequency divider, respectively, the output of the NAND element, in addition, is connected to the clock input of the controlled frequency divider, the output of the mantissa register is connected to the information input of the binary counter a, man-register inputs and register Giessen order are input transducer. Sources of information taken into account in the examination 1. The author's certificate of the USSR 547763, cl. G About F 5/02, 1977.

2. Authors certificate USSR 468236, G- 06 F 5/02, 1975 (prototype).