SU771720A1

SU771720A1 - Logic storage

Info

Publication number: SU771720A1
Application number: SU782678275A
Authority: SU
Inventors: Евгений Павлович Балашов; Николай Николаевич Варлинский; Владимир Никитич Волкогонов; Виктор Степанович Степанов
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им. В.И.Ульянова (Ленина)
Priority date: 1978-10-27
Filing date: 1978-10-27
Publication date: 1980-10-15

Description

1one

Изобретение относитс к области запоминающих устройств.The invention relates to the field of storage devices.

Известны логические запоминающие устройстваLogical memories are known.

Одно из известных логических за- 5 поминающих устройств содержит регистр адреса,.группу вентилей перезаписи , дешифратор адреса, матрицу посто нного запоминающего устройства, выходной регистр l.. 0One of the known logical memory devices contains the address register, the rewriting valve group, the address decoder, the read-only memory matrix, the output register l. 0

Недостатками этого устройства вл ютс невозможность выполнени операции декодировани , больша емкость матрицы посто нного запоминающего устройства, что ограничивает область 15 применени устройства.The disadvantages of this device are the impossibility of performing the decoding operation, the large capacity of the matrix of the permanent storage device, which limits the area 15 of the use of the device.

Из известных устройств наиболее близким техническим решением к данному изобретению вл етс логическое запоминающее устройство, содержащее 20 посто нный накопитель, первый дешифратор , регистр адреса, накопительный регистр , первую группу элементов И, выходной регистр, ключ, второй дешифратор , причем ВХОД1Ы посто нного 25 накопител подключены к выходам первого дешифратора, входы которого соедииены с выходс1ми регистра адреса, выходы накопительного регистра подключены к одним из входов элементов И 30Of the known devices, the closest technical solution to this invention is a logical storage device containing 20 fixed drive, first decoder, address register, accumulative register, first group of elements And, output register, key, second decoder, and connected to the outputs of the first decoder, the inputs of which are connected to the output of the address register, the outputs of the cumulative register connected to one of the inputs of the elements And 30

первой группы, другие входы которых подключены к шине Перезапись, а выходы - ко входам первой группы выходного регистра, входы к.шоча соединены соответственно с шинами Управление и вход устройства, а выхЬд ключа соединен с одним из входов выходного регистра 2.the first group, the other inputs of which are connected to the bus Overwrite, and the outputs to the inputs of the first group of the output register, the inputs of the bus terminal are connected respectively to the control and input buses of the device, and the output key is connected to one of the inputs of the output register 2.

Недостатке этого логического запоминающего устройства вл етс невысока скорость работы устройства изза большого количества тактов при кодировании и декодировании.The disadvantage of this logical storage device is the low speed of the device due to the large number of clocks during encoding and decoding.

Целью насто щего изобретени вл етс повышение быстродействи устройства .The purpose of the present invention is to increase the speed of the device.

Поставленна цель достигаетс тем, что устройство содержит коммутатор адреса, коммутатор чтени , распределитель сигналов, вторую группу элементов И, третий и четвертый дешифраторы , счетчики Н шины Установка начального состо ни , Переключен ние распределител , Передача, Выбор группы, Сдвиг влево и Установка нул , причем выходы посто нного накопител подключены к информационньв4 ксммутатора чтени , управл ющие входы которого соединены , с выходами распределител сигналов, .входьа которого подключены к шинам Установка начального состо ни и Переключение распределител ., выходы коммутатора чтени подключены к счетным входам накопительного регист ра, выходы которого соединены с одними из входов элементов И второй группы, другие входы которых подключены к шине Передача, а выходы ко входам третьего дешифратора, выхо которого соединены со входами второй группы выходного регистра., выходы которого подключены к информационным входам коммутатора адреса, управл ющ вход коммутатбра адреса соединен с шиной Выбор группы, а выходы подкл чены к одним из входов регистра адреса, входы первого счетчика подключены соответственно к шине Сдвиг влево и первой шине Установка нул , а выход соединен со входом четвертбго дешифратора, входы второго счетчика соединены соответственно с Ш1ГНОЙ Сдвиг влево и второй шиной Установка нул , а выход подключен ко входу второго дешифратора. Введем обозначени ; п m-i-k число кодовых символов; m - число информационных символов; к - число проверочных символов; N - число групп разбиени кодового многочлена; М - число групп разбиени информационного многочлена; 0 - число симв лов в группе, Р4И/2. Циклический (n,m) код позвол ет исправл ть одну с иибку и используетс с целью повышени достоверности пере даваемой и принимаемой информации. Циклический код представл ет собой совокупность многочленов, дел щихс на некоторый многочлен р{х1 степени который называетс порождающим. Кодовую последовательность циклического кода можно представить в виде: f(4)(2Wx r{.. Коэффициенты многочлена Wx пр к членах низшего пор дка равны нулю а при m членах высшего пор дка соответствуют коэффициентам информацион последовательности g (х), достовернос которой необходимо повысить. Многочлен г(х) степени к-1 называетс многочленом проверочных символов код вого многочлена f(A. Таким образом, кодовый многочлен f(x) имеет степень п-1 , а число коэффициентов п . дл систематического кода процесс кодировани заключаетс .в определении 2 многочленов, г(х), каждый из которых вл етс результатом преобр зований над соотЕетствук цим ном д(х), число которых равно 2 , Все 2 многочленов г(х) образуют та лицу проверочных многочленов, котор можно записать в посто нный накопитель . При обраиаении к таблице много членов г(х) по адресу, равному мног члену д(х), определ етс многочлен г (х) .Такой подход позвол ет построит кодирующее устройство, обладающее максимальным быстродействием, но требует посто нный накопитель большого объема. Сократить объем посто нного накопител удастс , если информационную последовательность д, состо щую из m символов, разбивать на М равных групп 9, ,2...., М, по р членов в каждой группе. В результате получим М таблиц, содержащих 2 строк кажда . Рассмотрим способ заполнени таблиц . Известно, что циклический код будет задан, если определена его порождающа матрица С..Дл систематического циклического кода порождающа матрица G имеет вид: G tD, R, единична матрица размерности mxm; матрица проверочных символов размерности mx(n-m). Дл получени комбинации циклического кода необходимо вектор а коэффициентов информационного многочлена умножить на матрицу G. Но так как произведение вектора д- на матрицу э дает вектор g , будем испЪльзовать только матрицу проверочных символов. Результат умножени вектора 9 на матрицу R определит вектор г коэффициентов многочлена г(х) проверочных символов. Дл нахождени содержимого таблиц разобьем матрицу R на М подматриц R|. ,2,,,., М, размерностью р х (n-m). Результат. i -го вектора grj. умножени на подматрицу R( дает вектор г| представл ющий собой промежуточное значение вектора г проверочных символов. Набор многочленов принадлежащих i-ой группе, образует таблицу объемом 2 X к. Число таких таблиц равно М. -Дл хранени всех таблиц потребуетс посто нный накопитель объемом V, ( k)M Кодирование в этом случае будет заключатьс в следующем . Многочлен д(х) разбиваетс на М многочленов g (Х) i- 1,2,... , М, где д- (х) многочлен, образованный i-ой группой коэффициентов многочлена д(х). Из i-й таблицы по адресу д (х) считываетс многочлен (х) , который представл ет собой промежуточное значение многочлена г(х). Сумма по модулю два многочленов ((х) дл всех i образует многочлен проверочных символов г(х). Многочлены д(х) и г(х1 дают многочлен -fCX), передаваемый по каналу св зи . Ка ада кодова последовательность (кодовый многочлен f(x) циклического кода удовлетвор ет соотношению f. н о, где - вектор коэффициентов кодов го многочлена f(x); Н - матрица, транспортированна к проверочной размерностью п X (гг т) . Если при декодировании это соотно шение не выполн етс , то прин тый многочлен f(x) содержит ошибку в одном из символов, при этом результа умножени прин того вектора f на ма рицу н будет отличен от нул , Многочлен степени к-1, полученный в результате умножени , называетс локатором ошибки S ( х) : Локатор схиибки однозначно определ ет сшибку в кодовом многочлене. Исправление ошибки производитс многочленом , у которого все коэффициенты, кроме одного, равны нулю, и который называетс многочленом ошибки. Каждо му локатору сшибки соответствует опр деленный многочлен ошибки. Если числ ошибок в прин том многочлене f(x) боль ше одной,происходит отказ от декордиро вани . Набор всех локаторов ошибок образует таблицу, объемом к, которую можно записать в посто нный на копитель. Но как и при кодировании такой подход требует большого объема пам ти. Сократить объем пам ти удаст если кодовую последовательность f( х состо щую из п членов, разобьем на N групп f (X) , j 1,2 , .. . , М, по р , членов в каждой группе. В результате получим N .-таблиц, объетмом к кажда . Чтобы определить содержимое таблиц, матрицу Н разобъем на N подматриц н- , ,2,..,, N размерностью р х (гг т) . Результат умножени j-го вектора -f- на j -ю. подматрицу Hj. определит вектор S; , представл ющий собой промежуточное значение локатора ошибки S. Набор многочленов Sj (), принадлежащих J-и группе, образует таблицу объемом 2 X к, Число таблиц равно N. Дл хранени всех таблиц потребуетс посто нный накопитель, объем которого составит: V, . Процесс декодировани будет следующи Многочлен f(x) разбиваетс на N мног членов ,(х), j l,2,. .. , М ., .где f (х) - многочлен, образованный j-й группой коэффициентов многочлена f(x). Далее из j-ой таблицы по адресу fj (х) считываетс многочлен ) Сумма по модулю два многочленов Sj J дл всех j определит локатор ошибки S (х). Многочлен ошибки может быть найден с помощью неполного дешифратора , имеющего к входов и п выходов . Многочлен ошибки суммируетс по модулю два с многочленом f(x),.H тем самым достигаетс исправление сииибки Таким образом, дл построени кодирующего - декодирующего устройства потребуетс посто нный накопитель, объем которого равен сумме объемов V- и V,. Использу свойства цйклит Zt ческих кодов, попытаемс сократить объем посто нного накопител . Дл систематического циклического кода проверочна матрица Н равна: г .J. где R - матрица,транспортированна к ,матрице проверочных символов; 5n-m единична матрица размерности (n-m)x{n-m). Как видно Из формулы, матрица нсодер жит матрицу D и матрицу проверочных символов R, котора использовалась ранее при кодировании. Таким образом, таблицы, примен емые ранее дл декодировани и записываемые в посто нный накопитель, содержит э себе таблицы, необходимые дл построени кодирующего устройства. Содержимое таблиц определ етс по способу, показанному при описании декодировани . Это позвол ет сократить объем посто нного накопител в раз. KpqMe того, разбиение информационного многочлена (.или кодового многочлена ) на группы позволит одновременно выполн ть выдачу информационных символов в канал св зи {или прием кодовых символов из канал.а св зи) и чтение из посто нного накопител , так как посто нный накопитель требует большего времени на обработку, чем регист л сдвига, используемые дл приема или выдачи информации. Дл сравнени опишем метод кодировани и декодирован 5 , рассмотреннный в прототипе 2,Здесь в посто нный накопитель записаны матрица провероч-ных символов R порождающей матрицы & и матрица Н , транспортированна к проверочной. В этом случае при кодировании выполн ютс следующие операции. Информационна последовательность посимвольно выдаетс в канал св зи, при этом после выдачи каждого символа производитс опрос посто нного накопител . В случае, если символ, вьаданный в канал св зи, единичный , то из чейки посто нного накопител считываетс строка матрищл R и су Ф4ируетс по модулю два с целью . получени многочлена проверочных символов г(х), который после выдачи всех инфоЕМчаииоиных символов выдаетс в канал св зи. Кодирование эакаичивает с вьщачей всех символов, образуккшх кодовую последовательность. При декодировании кодова последовательность принимаетс из канала снизив После приема каждого кодового символа производитс опрос посто нного накопител , при этом, если прин тый символ единичный, то Из чейки посто нного накопител считываетс строка матрицы И и суммируетс по модулю .два с целью получени локатора ошибки S (X), который определ ет позицию ошибки в прин том многочлене. После приема всех символов кодовой последовательног-ти будет определен локаторThe goal is achieved in that the device contains an address switch, a read switch, a signal distributor, a second group of AND elements, a third and fourth decoder, H bus counters Setting the initial state, Switching the distributor, Transmitting, Selecting a group, Shifting left and Setting zero, the outputs of the permanent accumulator are connected to the information read 4 switch, the control inputs of which are connected, to the outputs of the signal distributor, the input of which is connected to the buses This is the switchboard switch., the read switch outputs are connected to the counting inputs of the storage register, the outputs of which are connected to one of the inputs of the AND elements of the second group, the other inputs of which are connected to the Transmission bus, and the outputs to the inputs of the third decoder, the output of which are connected to the inputs the second group of the output register, whose outputs are connected to the information inputs of the address switch, controls the input of the address switchboard connected to the group selection bus, and the outputs are connected to one of the register inputs address a, the inputs of the first counter are connected to the Shift Left and the first bus, respectively, setting Zero, and the output is connected to the input of the quarter descrambler, the inputs of the second counter are connected respectively to the Sh1NY Shift to the left and the second bus, setting zero, and the output is connected to the input of the second decoder. We introduce the notation; p m-i-k the number of code symbols; m is the number of information symbols; K is the number of check characters; N is the number of partition groups of the code polynomial; M is the number of splitting groups of the information polynomial; 0 - the number of characters in the group, R4I / 2. The cyclic (n, m) code allows one to correct one iby and is used to increase the reliability of the transmitted and received information. A cyclic code is a collection of polynomials divided by a certain polynomial of p {x1 degree which is called a generator. The code sequence of the cyclic code can be represented in the form: f (4) (2Wx r {.. The coefficients of the polynomial Wx apr to the lowest order terms are zero and for the m terms of the highest order correspond to the coefficients of the information sequence g (x), which must be improved The polynomial g (x) of degree k-1 is called the polynomial of check symbols of the code polynomial f (A.) Thus, the code polynomial f (x) has degree n-1, and the number of coefficients in the systematic code is encoding. 2 polynomials s, g (x), each of which is the result of transformations over a corresponding symbol of g (x), the number of which is 2, all 2 polynomials g (x) form the person of checking polynomials that can be written to a permanent drive. When looking at a table, many members r (x) at an address equal to the many member d (x) are determined by the polynomial r (x). This approach allows us to build an encoder with maximum speed, but requires a constant drive of large volume. It is possible to reduce the volume of a permanent accumulator if the information sequence g consisting of m characters is divided into M equal groups 9,, 2 ...., M, with p members in each group. As a result, we obtain M tables containing 2 rows each. Consider the method of filling the tables. It is known that a cyclic code will be defined if its generating matrix C is defined. For a systematic cyclic code, the generating matrix G has the form: G tD, R, the unit matrix of dimension mxm; matrix of check symbols of dimension mx (n-m). To obtain a combination of a cyclic code, it is necessary to multiply the vector a of the coefficients of the information polynomial by the matrix G. But since the product of the vector g - by the matrix e gives the vector g, we will only use the matrix of check symbols. The result of multiplying vector 9 by matrix R will determine the vector g of the coefficients of the polynomial g (x) of check symbols. To find the contents of the tables, we divide the matrix R into M submatrices R |. , 2 ,,,., M, of dimension p x (n-m). Result. i-th vector grj. multiplying by submatrix R (gives vector r | representing the intermediate value of vector g of check symbols. The set of polynomials belonging to the i-th group forms a table of 2 X c. The number of such tables is M. For storing all tables, you will need a constant drive of V, (k) M The coding in this case will be as follows: The polynomial d (x) is divided into M polynomials g (X) i - 1,2, ..., M, where d- (x) is a polynomial formed by i group of coefficients of the polynomial d (x). From the i-th table at address d (x) reads the polynomial (x), which the second is the intermediate value of the polynomial g (x). The modulo sum is two polynomials ((x) for all i forms a polynomial of check symbols g (x). The polynomials d (x) and g (x1 give the polynomial -fCX) transmitted by communication channel. A code sequence (the code polynomial f (x) of the cyclic code satisfies the relation f. n, where is the vector of the coefficients of the code of the polynomial f (x); H is the matrix transported to the test dimension n X (y ). If during decoding this relation does not hold, then the received polynomial f (x) contains an error in one of the symbols, and the result of multiplying the received vector f by the matrix n will be different from zero. The polynomial of degree k-1 obtained in the result of the multiplication is called the error locator S (x): The scrolling locator uniquely identifies the error in the code polynomial. Error correction is made by a polynomial, in which all coefficients, except one, are equal to zero, and which is called an error polynomial. Each error locator corresponds to a certain error polynomial. If the number of errors in the received polynomial f (x) is more than one, the decording failure occurs. The set of all error locators forms a table, with a volume k, which can be written in a permanent to the collector. But as with encoding, this approach requires a large amount of memory. If the code sequence f (x consisting of η members, we divide into N groups f (X), j 1,2, ..., M, with respect to p, members in each group, we can reduce the memory size. As a result, we get N. To determine the contents of the tables, divide the matrix H into N submatrices n-, 2, .. ,, N of dimension p x (y), the result of multiplying the j-th vector -f- by j-th the submatrix Hj. will determine the vector S; which is an intermediate value of the error locator S. The set of polynomials Sj () belonging to the J-group forms a table of 2 X c. The number of tables is N. For the storage of all tables will require a permanent drive, the volume of which will be: V. The decoding process will be the following Polynomial f (x) divided into N many terms, (x), jl, 2, ..., M., where f (x ) —a polynomial formed by the jth group of coefficients of the polynomial f (x) Next, the polynomial is read from the jth table at address fj (x)) The sum modulo two polynomials Sj J for all j determines the error locator S (x). The error polynomial can be found with the help of an incomplete decoder having to the inputs and n outputs. The error polynomial is modulo two summed with the polynomial f (x). H thus achieves a correction. Using the properties of zyclic zyc codes, we will try to reduce the amount of permanent storage. For a systematic cyclic code, the check matrix H is: r .J. where R is the matrix transported to, the matrix of check symbols; 5n-m unit matrix of dimension (n-m) x (n-m). As can be seen from the formula, the matrix does not contain the matrix D and the matrix of check symbols R, which was used earlier in coding. Thus, the tables used earlier for decoding and recorded in a permanent drive contain the tables necessary for building the encoder. The contents of the tables are determined by the method shown in the decoding description. This makes it possible to reduce the amount of permanent storage in times. KpqMe addition, splitting the information polynomial (.or code polynomial) into groups will allow the simultaneous issuance of information symbols to the communication channel {or reception of code symbols from the communication channel. more processing time than the shift register used to receive or output information. To compare, we will describe the encoding method and decoded 5, considered in prototype 2, Here the matrix of test symbols R of the generating matrix & and matrix H, transported to the test. In this case, the following operations are performed during encoding. The information sequence is character-by-character transmitted to the communication channel, and after issuing each character a poll of the permanent accumulator is performed. In the event that the symbol indicated in the communication channel is single, then the string of matrices R and su F4 is read out from the cell of the permanent accumulator modulo two for the purpose. obtaining a polynomial of verification symbols r (x), which, after issuing all infoMchioiynyh symbols, is output to the communication channel. Coding is performed with all the characters, the code sequence. When decoding, the code sequence is received from the channel after decreasing. After receiving each code symbol, the persistent accumulator is polled, and if the received symbol is single, then the matrix row AND is read from the permanent accumulator cell and summed modulo two (X), which determines the position of the error in the received polynomial. After receiving all the characters of the code sequence, the locator will be determined

отиибки S(X), который затем используетс в качестве адреса чейки посто нного накопител . Из чейки посто нного накопител Считываетс многочлен Сйлибки и производитс исправление свиибочного символа.S (X), which is then used as the address of the permanent storage cell. From the permanent storage cell, the Silybki polynomial is read and the virion symbol is corrected.

Таким образом, дл выполнени кодировани - декодировани необходимо обращатьс в посто нному накопителю после приема или выдачи каждого символа обрабатываемой последовательности , что значительно снижает скорость обработки информации.Thus, in order to perform encoding - decoding, it is necessary to apply to the permanent drive after receiving or issuing each character of the processed sequence, which significantly reduces the speed of information processing.

Предложенный в. даннс н -изобретении подход к построению устройства кодировани - декодировани , основанный на применении разбиени исходных последовательностей на группы символов, позвол ет увеличить быстродействие устройства кодировани - декодировани за счет того, что выдача или прием группы символов происходит одновременно с чтением из посто нного накопител .Proposed in. The inventive approach to the construction of a coding - decoding device based on the application of dividing the original sequences into groups of characters allows to increase the speed of the coding - decoding device due to the fact that the issuance or reception of a group of characters occurs simultaneously with reading from a fixed drive.

На фиг. 1 изображена схема логического запоминающего устройства} фиг. 2 представлен пример распределени области пам ти посто нного накопител .FIG. 1 is a diagram of a logical storage device} of FIG. Figure 2 shows an example of the allocation of a permanent storage space.

Логическое запоминающее устройство содержит посто нный накопитель 1, первый дешифратор 2, служащий дл деишф рации адреса, регистр адреса 3, коммутатор чтени 4, распределитель сигналов 5, накопительный регистр 6, первую 7 и вторую 8 группы элементов И, второй дешифратор 9, выходной регистр 10, ключ 11, коммутатор адреса 12, первый счетчик 13, третий дешифратор 14, второй счетчик 15, четвертый дешифратор 16, шины 17-34, в том числе шину Запись в регистр адреса 17, шину Чтение 18, шину Установк начального состо ни IS, шину Переключение распределител 20, шину Установка начального состо ни 21 шину Передача 22, шину Перезапись 23, шину Выход устройства 24, шину Установка начального состо ни 25, шину Сдвиг влево 26, ишну Выбор группы 27, шину Прием 28, шиму Вход устройства 29, первую айну Установка нул 30, шину Обработано р символов 31, вторую шину Ус, тановка нул 32, шн у Обработано m символов 33 и шину Обработано п символов 34.Logical memory contains a permanent drive 1, the first decoder 2, which serves to de-encrypt the address, address register 3, read switch 4, signal distributor 5, accumulator register 6, first 7 and second 8 groups of elements And, second decoder 9, output register 10, key 11, address switch 12, first counter 13, third decoder 14, second counter 15, fourth decoder 16, buses 17-34, including the bus Write to the address register 17, bus Read 18, set-up bus of the initial state IS , bus switching distributor 20, bus installation of the initial state of 21 bus Transfer 22, bus Overwrite 23, bus Output of device 24, bus Set initial state of 25, bus Shift left 26, ison Group select 27, bus Reception 28, shim Device input 29, first Ainu Set zero 30, bus Processed p characters 31, second bus Us, set zero 32, p y Processed m characters 33 and bus Processed n characters 34.

Выходы элементов И 7 подключены ко входам первой группы регистра 10„ Выход ключа 11 соединен с одним из входов регистра 10. Выходы накопител 1 подключены к информационным входа м KOMijyTaTopa 4, управлшоцие входы которого соединены с вьжолами распределител сигналов 5, входы которого подключены к шинам 19 и 20. ВЫХОД1Л коммутатора 4 подключены к счетньм входам регистра б, выходаа которого соединены с одними из вкодов элементов И 8, другие входы которых подключены к шине 22, а выходы - ко входам третьего дешифратора 14, выходы которого соединены со входами второй группы регистра 10, выходы которого подключены к информационным входам коммутатора 12.The outputs of the And 7 elements are connected to the inputs of the first group of register 10 “The output of the key 11 is connected to one of the inputs of the register 10. The outputs of the accumulator 1 are connected to the information inputs of KOMijyTaTopa 4, the control inputs of which are connected to the signals distributor 5, the inputs of which are connected to buses 19 and 20. OUT1L of switch 4 is connected to the counting inputs of register b, the outputs of which are connected to one of the codes of elements AND 8, the other inputs of which are connected to the bus 22, and the outputs to the inputs of the third decoder 14, the outputs of which are connected to the inputs the second group of register 10, the outputs of which are connected to the information inputs of the switch 12.

Управл ющий вход коммутатора 1.2 соединен с шиной 27. Выходы коммутатора 12 подключены к одним из входов регистра адреса 2. Входы первого счетчика 13 подключены соответственно к шинам 26 и 30, а ввлход соединен со входом четвертого дешифратора 16, выход которого подключен к шине 31. Входы второго счетчика 15 соединены соответственно с шинг1ми 26 и 32, а выход подключен ко входу второго дешифратора 9, выходы которого соединены с шинами 33 и 34.The control input of the switch 1.2 is connected to the bus 27. The outputs of the switch 12 are connected to one of the inputs of the address register 2. The inputs of the first counter 13 are connected to the buses 26 and 30, respectively, and the input is connected to the input of the fourth decoder 16, the output of which is connected to the bus 31. The inputs of the second counter 15 are connected respectively to Shingmi 26 and 32, and the output is connected to the input of the second decoder 9, the outputs of which are connected to buses 33 and 34.

Один из примеров распределени области пам ти посто нного накопител 1 приведен на фиг. 2.One example of the allocation of the storage area of the persistent storage unit 1 is shown in FIG. 2

В чейках посто нного накопител , разбитого на N к - разр дных зон 35, записа:но N таблиц размером к, используемых дл получени проверочн символов при кодировании и локаторов ошибок при декодировании.In the cells of a constant accumulator, divided into N to - bit zones 35, the record is: but N tables of size k, used to obtain test characters for encoding, and error locators for decoding.

Устройство работает следук цим образом.The device works in the following way.

Кодирование информации.Coding information.

Claims

In the initial state, distribute signals 5 is in the first state, register 6 is set to zero by a signal on bus 21, key 11 is closed by a signal on bus 28, switch 12 is set to transfer the contents of the older P bits of the output register 10 to the address register 3 by a single signal on bus 27, the counters 13 and 15 are set to zero with signals on buses 30 and 32, respectively. The m high bits of the output register 10 contain informational sequence, and the n – m lower bits of the output register 10 contain zeros. Bus 17 receives a signal, and the contents of the higher-order bits of output register 10 through switch 12 are rewritten to register 3 addresses. With this operation, the address of the accumulator cell 1 is set. Signals are sent to bus 26, the contents of output register 10 are output character-by-character to the communication channel, while counters 13 to 15 produce the number of characters issued. Simultaneously with the transfer of the contents of the register 10 to the communication channel, the readout from the constant storage cell 1 is performed by a signal on bus 18, and the contents of the cell discharge group of storage 1 through the switch 4 are fed to the counting inputs of the register 6 (in this case, the test characters are generated in register 6 the code sequence, the Nomeg of the bit group sets the signal distributor 5. After that, the distributor 5 switches to the next state with a signal on bus 20, as a result of which the next group of bits with of the drive cells 1. After register 10 of the information sequence characters are issued, as indicated by the signal on bus 31, the next address of drive cell 1 of register 10 through switch 12 will be overwritten into address register 3 by bus 17 Next, the process of mapping the information symbols to the channel s and at the same time the formation of the check symbols of the code sequence will continue. And after all the information sequence is confirmed by the signal on bus 33, bus 23, the signal is received and the contents of register 6 (check characters) are rewritten to be older to the bits of the register, 10 through AND 7 elements. Bus 26 receives shift signals and check characters are sequentially output to the communication channel. The number of characters issued is counted by a counter 15. The issuance of the test characters continues until -t-k code characters are issued, while a signal is received on bus 34. After that, the encoding ends. Decoding information. In the initial state, the signal distributor 5 is set to the initial state by the signal on bus 19, the register 6 is set to zero on bus 21, the output register 10 is set. To the zero state i .. by the signal on bus 25, the key 11 is opened with a single signal on bus 28, switch 12 is set to transfer the contents of the lower-order bits of output register 10 to register 3 addresses with a zero signal on bus 27, counters 13 and 15 are set to zero with signals on buses 30 and 32, respectively. Bus 26 receives shift signals, and register 10 uses a public key 11 to write code sequence symbols received from the link via bus 29, while counters 13 and 15 count the number of oxen received. When the first characters of a code sequence are written to register 10, which is indicated by a signal on bus 31, a signal is sent to bus 1, and p characters of the sequence codes from register 10 through switch 12: the addresses are written to register 3. After that, the output symbols continues and simultaneously reads the contents of the constant storage unit 1 by a signal on bus 18, and the contents of the group of bits through the switch 4 are fed to the counting inputs of register 6, as a result of which in register 6 the locator Errors. Next, the distributor 5 switches to the next state by a signal on bus 20. Thereafter, p consecutive characters of the code sequence will be written to register 10, which is indicated by the signal on bus 31, a signal is sent to bus 17, and the next group of characters of the code sequence from register 10 through the switch 12 is rewritten to register 3. Then the process of receiving code symbols continues and, at the same time, an error locator is formed until the entire code sequence is received, while on buses e 34 according to the Wits signal. After that, the bus 22 will receive a signal, and the error locator from register 6 through the elements of AND 8 is fed to the inputs of the decoder 14, as a result of which the error polynomial is determined, which from the outputs of the decoder 14 is fed to the counting inputs of the register 10, and a correction occurs errors in the code polynomial. This decoding ends. The described device, compared with limestone, is characterized by improved speed. So, for example, for a cyclic code having 10 information symbols and 5 check symbols, with M 2 and a logical storage device built on 133-series chips, with a Read cycle from a non-volatile drive 600 not and a shift and transmission tact equal to 100 НС, encoding is 3 times faster, and decoding is 1.7 times faster. The invention logical storage device containing a permanent drive, the first decoder, address register, cumulative register, first | Vuyu group of elements And, output re: gist, key, second decoder, and the inputs of the permanent drive connected to the outputs of the first decoder, the inputs of which connected to the outputs of the address register, the outputs on: the register register are connected to one of the inputs of the AND elements of the first group, the other inputs of which are connected to the bus Overwrite, and the outputs to the inputs of the first group of the output p the key inputs of the key are connected to the Control and Input of the device respectively, and the key output is connected to one of the inputs of the output register, characterized in that, in order to increase quickly