SU760184A1

SU760184A1 - Запоминающее устройство

Info

Publication number: SU760184A1
Application number: SU782618878A
Authority: SU
Inventors: Gennadij A Polyakov; Anatolij E Kozlov
Original assignee: Gennadij A Polyakov; Anatolij E Kozlov
Priority date: 1978-05-18
Filing date: 1978-05-18
Publication date: 1980-08-30

Description

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в высокопроизводительных системах обработки информации . 5

Известно запоминающее устройство содержащее блок запоминающих ячеек, базовые регистры, счетчик, дешифратор номера ячейки, к которой производится обращение, узел управления И-’θ

В данном устройстве происходит обращение только к одной ячейке, что ограничивает его быстродействие.

Наиболее близким техническим решением является, запоминающее устройство 15 с магазинной адресацией [2] .

Цель изобретения'- повышение быстродействия запоминающего устройства.

Цель достигается тем, что устройство содержит второй дешифратор, вход-20 ной информационный регистр, две группы элементов И и группу элементов ИЛИ, входные элементы И и ИЛИ, сумматор, элементы ИЛИ и блоки выбора ячеек памяти, причем единичные выходы 25 входного информационного --регистра соединены с первыми входами одноименных элементов И первой -группы и с соответствующими Входами второго дешифратора, нулевые выходы входного информационц 30

ного регистра соединены с первыми вхо дами одноименных, элементов и второй группы, вторые входы элементов И первой и второй групп соединены с первой входной шиной управления и выходом первого входного элемента ИЛИ, третьи входы элементов И первой группы соединены с выходом второго входного эле мента ИЛИ, выходы элементов И первой и второй групп соединены с соответствующими входами элементов ИЛИ группы, выхода которых соединены с соответствующими входами сумматора, выхода сумматора подключены к соответствующим входам первого дешифратора, первый и второй входы первого входного элемента ИЛИ соединены со второй и третьей входными шинами управления и первыми входами первого и второго входных элементов И соответственно, вторые входы которых соединены с четвертой входной шиной управления, а выходы первого и второго входных элементов И соединены с третьими входами выходных элементов И первой и второй групп соответственно, первый и второй входы второго входного элемента ИЛИ подключены к пятой и шестой входным шинам управления и третьим входам входных элементов И первой и второй

760184

групп соответственно, выходы первого дешифратора соединены с одними входами блоков выбора ячеек памяти, другие входы которых соединены с выходом второго дешифратора, а выходы'блоков выбора ячеек памяти через соответствующие элементы И^И соединены с первыми входами входных элементов И соответствующих групп.

Структурная схема предлагаемого запоминающего устройства представлена на чертеже.

Устройство содержит первый входной элемент ИЛИ 1, первую группу входных элементов И 2,вторую группу входных элементов И 3, накопитель 4 с ячейками 5п памяти, первую 6 и вторую 7 группы выходных элементов И, первый дешифратор 8, первую и вторую 9,10 входные информационные шины, первую 11 и вторую 12 выходные информационные шины, входные шины 13, 14,15, 16, 17, 18. управления, входной информационный регистр 19, первую 20 и вторую 21 группы элементов И, второй входной элемент ИЛИ 25,первый входной элемент И 23, второй входной элемент И 24, группу элементов ИЛИ 25, сумматор 26, блок 27 выбора ячеек памяти накопителя, элемент И 28, второй дешифратор 29, элемент ИЛИ 30.

Запоминающее устройство работает 'Следующим образом.

Пусть в.входном информационном регистре 19 находится прямой код количества ячеек памяти, к которым необходимо выполнить одновременное обращение, и они имеют номера 5<, 5₂,..., 5^ (при нумерации ячеек памяти сверху вниз)

Функционирование запоминающего устройства в режиме одновременного приема ί 1 данных.

Рассмотрим работу устройства в режиме одновременного приема при наличии ] занятых ячеек памяйи (с номерами от 5 до 5 ]) .

В сумматоре 26, который представляет собой сумматор накапливающего типа, оказывается сформированным в результате предыдущих обращений к запоминающему устройству число '3 + 1 в качестве номера младшей из свободных ячеек памяти. При первом обращении исходным состоянием сумматора 26 является з=1.

Последовательность'работы предлагаемого устройства заключается в

"следующем.

Содержимое сумматора 26 расшифровывается первым дешифратором 8, который определяет номер младшей из свободных ячеек памяти.Единичный сигнал с. з+1 шины первого дешифратора 8 (шины считаются пронумерованными номерами 1, 2, з , ···, т

при нумерации справа налево) подается на первые входы всех элементов И

(0

15

20

25

30

35

40

45

50

55

60

28 блока 27 выбора ячеек памяти, имеющего номер з+1 (все блоки 27 выбора ячеек памяти считаются пронумерованными номерами 1, 2, ... з ... т сверху вниз, а в пределах одного блока выбора ячеек памяти все элементы И 28 считаются пронумерованными сверху вниз номерами 1, 2, ... ϊ ... т, где η &. т).

Одновременно содержащийся в входном информационном регистре 19 прямой код количества ! ячеек памяти, к которым должно производиться одновременное обращение, дешифрируется вторым дешифратором 29, единичный сигнал возбужденной выходной шины с номером ΐ (шины считаются пронумерованнымиι номерами 1, 2, ...ΐ, ... η при нумерации справа налево) подается на вторые входы каждого из элементов И 28 с номером ΐ всех блоков 27 выбора ячеек памяти.

Единичный сигнал с выхода ΐ-го элемента И 28 с номером з+1 подается на входы элементов ИЛИ 30, имеющих номера з + 1, ΐ+2, ... з + ϊ (при нумерации элементов ИЛИ 30 сверху вниз).

Единичные сигналы,получаемые на выходах элементов ИЛИ 30, имеющих номера з+ΐ, з+2, з + ϊ, подготавли-₍

вают к работе каждый из элементов И соответствующих первых и вторых групп входных и выходных элементов И 2, 3,

6, 7.

В зависимости от того, какой режим одновременного приема данных реализуется в предлагаемом устройстве на входных шинах 13 и 14 появляется один из управляющих сигналов "Прием данных из процессора" или "Прием, данных из оперативной памяти" соответственно.

При появлении на входных шинах 13 или 14 соответственно управляющих сигналов "Прием данных из процессора" или "Прием данных из оперативной памяти", данные из процессора или оперативной памяти одновременно принимаются в ϊ ячеек памяти, имеющих номера з+1, 3+2, ..., з+ϊ.

Единичные сигналы с входных шин 13 или 14 управления через второй · входной элемент ИЛИ 22 поступают на третий вход каждого элемента И первой группы 20 и подготавливают его к выдаче содержимого входного информационного регистра 19 прямым кодом,

При появлении на входной шине 17 управления управляющего сигнала "Разрешение формирования очерёдного номера ячейки пгйияти при приеме данных", который поступает на вторые входы каж дого элемента И первой группы 20,количество ячеек,к которым производится одновременное обращение из входного информационного регистра 19,выдается через группу элементов ИЛИ 25 в сумматор 26,где формируется номер )+1+! младшей из свободных ячеек памяти

65

5

760184

6'

сложением содержимого )+1 сумматора 26 и прямого кода количества ί ячеек.

Таким образом, за одно обращение в предлагаемом устройстве обеспечивается одновременный прием данных иэ процессора или оперативной памяти в 5 • смежных ячеек памяти/ и в сумматО-.......

ре 26 оказывается сформированный номер 3+1+( младшей из оставшихся свободными ячеек памяти.

При описании функционирования уст-^ф ройства в режиме одновременной выдачи ΐ Э 1 данных примем следующие исходные предпосылки: в результате предшествующего функционирования запоминающего устройства данные содержатся в ячейках с номерами 1, 2, ...; в сумматоре записан номер )+1 младшей из свободных ячеек памяти; должно

15

быть приведено обращение для одновременной выдачи данных (в процессор ' или оперативную память) к старшим йз 20 занятых ячеек; количество ячеек, к ' которым должно быть произведено одновременное обращение, записано в регистр 19 прямым кодом.

Функционирование предлагаемого 25 устройства в режиме выдачи одновременно ΐ > 1 данных заключается в следующем.

На входной шине 15 управления при выдаче данных в процессор или на вход-30 ной шине 18 управления при выдаче данных в оперативную память появляется' управляющий сигнал "Выдача данных в процессор" или "Выдача данных в оперативную память"соответственно. 35

Возникающий при этом на выходе первого элемента ИЛИ 1 единичный сигнал разрешает выдачу количества . ячеек, к которым должно производиться одновременное обращение, из входного информационного регистра 19 обратным ⁰кодом через -группу элементов ИЛИ 25 в сумматор 26.

3 сумматоре 26 производится вычитание из исходного содержимого суммато- 45 ра, равного ]+1, количества ячеек, к которым должно производиться одноI временное обращение с целью выдачи ΐ δ 1 данных, то есть фбрмируется номер ]+1-ί младшей из ϊ ячеек запоминающего устройства, из которых должна быть выдана информация.

В результате расшифровки первым дешифратором 8 номера з+1—ϊ на соответствующей выходной шине появляется единичный сигнал, который поступает ⁵⁵на все первые входы элементов И 28 блока выбора ячеек 27 с номером ]+1- .

Содержащееся в входном информацион ном регистре 19 количество ί. ячеек, к которым производится одновременное обращение, расшифровывается вторым дешифратором 29. Единичный сигнал с выходной шины с номером ϊ второго дешифратора 29 поступает на вторые вхо60

65

ды элемента И 28, имеющего номер ί, каждого из т блоков выбора ячеек 27.

Единичный сигнал с выхода элемента И 28, имеющего номер л в блоке выбора ячеек 27 с номером +1— ί, подается на входы элементов ИЛИ 31, юяейщйк номера ]-1+1,-ϊ +2,..., ΐ +1· Единичные сигналы, снимаемые с выходов указанных элементов ИЛИ 30, подготавливают к работе каждый из элементов И первых и вторых групп входных и выходных элементов И, имеющих номера »+1, ]—ί+2, ..., ί+1.

В зависимости от того, какой режим одновременной выдачи реализуется·, на входной шине 15 или 16 управления появляется один из управляющих сигналов "Выдача данных в процессор" или "Выдача данных в оперативную память", одновременно на входной шине 18 появляется управляющий сигнал "Разрешение выдачи данных".

При одновременном появлении названных сигналов, единичный сигнал с выхода первого или второго входных ' (сигналов) элементов И 23 и 24 соответственно поступает на второй вход каждого выходного элемента И первых и вторых групп и данные выдаются в ' процессор или оперативную память.

Таким образом, предлагаемое устройство позволяет производить одновре менное обращение к ϊ > 1 смежным ячей кам памяти, благодаря чему сокращается время обращения к предлагаемому устройству для выдачи исходных данных или приема результатов‘ выполнения операций.

Так например, при выполнении двуместных , операций , время выборки и записи исходных данных сокращается в два раза в предлагаемом устройстве по сравнению с прототипом, а при выполнении к-местных операций - в к раз, ткм самым увеличивается быстродействие запоминающего устройства.

Claims

Формула изобретения

Запоминающее устройство, содержащее первый дешифратор, накопитель, входы ячеек памяти которого подключены к выходам входных элементов И ’ первой и второй групп, выходы ячеек памяти накопителя соединены с первыми входами выходных з/ементов И первой и второй групп, вторые входы которых соединены с первыми входами входных элементов И первой и второй· групп, вторые входы входных элементов И первой и второй групп соединены с соответствующими входными информационными шинами, третьи входы - с пер-ι вой и второй входными шинами управления, а выходы выходных элементов И первой и второй групп соединены с соответствующими выходными информационΊ

760184

8

ными шинами, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит второй дешифратор, входной информационный регистр, две группы элементов И и группу элементов ИЛИ, входные элемен- ты Й и ИЛИ, сумматор, элементы ИЛИ и блоки выбора ячеек памяти, причем единичные выходы входного информационного регистра соединены с первыми входами одноименных элементов И первой группы и с соответствующими вхо- ’^идами второ^р дешифратора, нулевые выходы входного информационного регистра соединены с первыми входами одноименных элементов И второй группы, вторые входы элементов И первой и 15

второй групп соединены с первой входной шиной управления и выходом первого входного элемента ИЛИ, третьи входы элементов И первой группы соединены с выходом второго входного элемен- 20 та ИЛИ, выходы элементов И первой и ·> второй групп соединены с соответствую• щими входами элементов ИЛИ группы, ВЫХОДЫ которых соединены с соответствующиЪти входами сумматора, выходы 25

суьвиатора подключены к соответствующим входам первого дешифратора,первый' и второй входы первого входного

. элемента ИЛИ соединены со второй и третьей входными шинами управления и первыми входами первого и второго_

входных элементов И соответственно, вторые входы которых соединены с чечвертой входной шиной управления, а выходы первого и второго входных элементов И соединены с третьими входами выходных элементов И первой и второй групп соответственно, первый и второй входы второго входного элемента ИЛИ подключены к пятой и шестой входным шинам управления и третьим входам входных элементов И первой и второй групп соответственно, выходы первого дешифратора соединены с одними входами блока выбора ячеек памяти, другие входы которых соединены с выходом второго дешифратора, а выходы блоков выбора⁴ ячеек памяти через соответствующие элементы ИЛИ соединены с первыми входами входных элементов И соответствующих групп.