SU759977A1

SU759977A1 - Цифровой фазойзмеритёль 1

Info

Publication number: SU759977A1
Application number: SU782632417A
Authority: SU
Inventors: Mark A Fabrik; Evgenij S Sokolov; Valerij S Potapov; Albert M Ryazanov
Original assignee: Mark A Fab; Evgenij S Sokolov; Valerij S Potapov; Albert M Ryazanov
Priority date: 1978-05-10
Filing date: 1978-05-10
Publication date: 1980-08-30

Description

Изобретение относится к области радиоэлектроники и может быть использовано в фазовых измерительных системах. Известно фазометрическое‘устрой- ^эство, содержащее генератор счетных импульсов, временной селектор, счетчик импульсов и цифровой индикатор [1] .· ίο

Недостатком устройства является низкая точность при работе в условиях помех, так как в нем отсутствует усреднение результатов измерения за несколько периодов рабочей Частоты. -15

• Известен другой фазометр, которой содержит преобразователь фазоцифра, отсчетное устройство, цифровой накопитель, анализатор длитель- 20 ности пачек импульсов, счетчик малых и больших пачек, схему коррекции суммы импульсов [2].

Недостатками этого устройства являются: 25

а) возможные сбои счетчиков, которые приводят к значительному искажению усредненного отсчета;

б) наличие запаздывания при получении усредненного отсчета из-за : 30

2

необходимости проведения коррекции результатов накопления, на которую требуется затрата времени.

Целью предлагаемого изобретения является повышение точности и быстродействия.

Поставленная цель достигается тем, что цифровой фазоиэмеритель, содержащий элемент стробирования и последовательно соединенные временной дискриминатор, ключ, счетчик,_

регистр суммы, дешифратор и элемент индикации, дополнительно снабжен триггером знака, дешифратором рассогласования, делителем! частоты, элементом сброса, первым/ вторым и третьим добавочными ключами и элементом ИЛИ. Причем первые входы первого и второго добавочных ключей соединены соответственно с первым и _ζвторым выходами делителя частоты, третий выход которого подсоединен к одному из входов дешифратора, рассогласования, второй вход которого соединен с одним из входов временного дискриминатора’, третий - с одним из входов временного дискриминатора, третий - с одним иэ выходов элемента стробирования, а выход- с входом триггера, знака, первый и второй вы759977

хода которого соединены соответственно с управляющими входами первого и второго дополнительных ключей присоединены соответственно к первому и второму входам элемента ИЛИ, выход которого соединен с вторым входом временного дискриминатора, второй выход элемента стробирования через элемент сброса подсоединен к управляющим входам счетчика и регистра суммы, выход старшего разряда которого через третий добавочный ключ соединен с управляющим входом дешифратора ,

Структурная схема цифрового фаэойзмерителя представлена на чертеже.

Цифровой фазоизмёритель содержит делитель частоты 1, первый и второй добавочные ключи 2 и 3, дешифратор рассогласования 4, элемент стробирования 5, триггер знака 6·, элемент ИЛИ 7, временной дискриминатор 8, ключ 9, счетчик.10, элемент сброса 11, регистр суммы 12, третий добавочный клапан 13, дешифратор 14 и элемент индикации 15.

Устройство работает следующим обра з,ом,

На вход делителя частоты 1 в К раз поступает опорный сигнал с частотой К £_оп , с выхода делителя частоты сигнал с частотой £_оп и фа- эой - 0° и'Р=180°поступа.ет на управляемые ключи 2 и 3, ас их выходов сигналы поступают на элемент ИЛИ 7 и . через Неё на 1-й вход временного дискриминатора 8. На второй вход временного дискриминатора поступает сигнал с частотой

Одновременно с делителя ты 1_ выходные сигналы

ют на дешифратор рассогласования 4, куда поступает сигнал с частотой £_с . В случае совпадения , сигналов £_οη θκ £_с по фазе в' зоне, например +30 , на одном из выходов дешифратора 4 будет сигнал, переводящий триггер знака 6 в положение, при котором его первый выход выдаст., сигнал запрета на ключ 2, а второй выход даст разрешающий сигнал на ключ 3. В результате, на вход временного дискриминатора 8, через элемент ИЛЙ 7, будет поступать опорный сигнал с фазойФ =180°, Одновременно разрешающий сигнал с триггера знака Ь поступает на один из входов ключа 13$ второй вход которого соединен с одним из выходов старшего разряда регистра суммы 12.

С выхода триггера с двойным управлением импульс (длительность которого' пропорциональна фазовому сдвигу между опорной частотой £_оп и частотой сигнала £_с (поС'туНгГё’т на”7слюч ~ 9, где происходит заполнение длительности сформированного импульса им-'" пульсами с частотой квантования .

^гс *

частопоступа-.....

Выходные импульсы поступают на счетчик 10 и с него на вход счетчика суммы 12. Счетчик 12 подсчитывает число поступивших на него пачек импульсов за время интервала измерения, кос торое формируется элементом стробирования 5. Состояние регистра суммы 12 по окончании измерения дешифруется дешифратором 14 и высвечивается на элементе индикации 15,

, _ В описываемом случае фаза опорно’ го сигнала частоты £_оп и фаза сигнала частоты £_с совпадают в области + 30^и, поэтому опорный сигнал £_опвзят с фазой Ф> =180 , Этот фазовый сдвиг учитывается тем, что сигнал регистра суммы 12 через, ключ 13 берется со старшего разряда со сдвигом на 180°, Элемент стробирования времени усреднения 5 во время измерения дает на дешифратор 4 сигнал

20 запрета, в результате чего в течение периода измерения триггер 6 не изменяет своего состояния, следовательно, и своей команды. Это исключает переходные процессы сигналов зна25 ка, которые могут быть на границах зоны, особенно при наличии флюктуации фазы. С приходом импульса конца измерения, схема 5 выдает сигнал на дешифратор 4, Одновременно импульс конца измерения через схему сброса 11 устанавливает регистр усреднения 10 и счетчик 12 в исходное нулевое состояние.

Цикл повторяется с приходом оче35 редного импульса ¹'начало измерения¹' на триггер с двойным управлением 5.

В случае, если разность фаз между сигналами частоты_о£_оп и £_с лежит за' пределами +30 , тогда с выхо40 да дешифратора 4 сигналы по второму входу триггера 6 переведут его в сос тояние, при котором один из его выходов будет вызывать разрешающий потенциал для ключа 2 й запрещающий потенциал для ключа 3. На вход вре“ меняого дискриминатора 8 будет поступать опорный сигнал частоты £_опс фазой Ί’οη-θ' · Одновременно второй

" выход триггера 6 выдает запрещающий потенциал на ключ 13 и на дешифратор

•50 14, со старшего разряда будет сниматься сигнал с противоположного выхода.

Введение триггера знака рассогласования с двумя ключами исключает

сг ошибки, которые возникают из-за сбоя, -особенно старших разрядов, и достигающие до 180°, что вынуждало оператора при снятии результатов измерения с индикаторов брать до 5 отсчётов и только после этого принимать решение

40 о достоверности отсчета. За счет этого значительно 'повышается достоверность и надежность отсчета, сокращается время отсчета, создаются удобства для работы и не утомляется внима65 ние оператора.

5

759977

Claims

Формула изобретения

Цифровой фазоизмеритель, содержащий элемент стробирования и последовательно соединенные временной дискриминатор, ключ, счетчик, регистр суммы, дешифратор и элемент индикации, отличающийся тем, что, с целью} повышения точности и быстродействия, он снабжен триггером знака, дешифратором рассогласования, делителем час-, тоты, элементом сброса, первым, вторым и третьим добавочными ключами и элементом ИЛИ, причем первые входы первого и второго добавочных ключей соединены соответственно с первым и вторым выходами делителя частоты, третий выход которого подсоединен к одному иэ входов дешифратора рассогласования, второй вход которого соединен с одним'из входов временного дискриминатора, третий — с 2

одним из выходов элемента отрабатывания, а выход - с входом триггера знака, первый и второй выходы которого соединены соответственно с управляющими входами первого, второго и третьего дополнительных ключей, выходы первого и второго дополнительных ключей присоединены соответ ственно к первому и второму входам элемента ИЛИ, выход которого соединен с вторым входом временного дискриминатора, второй выход элемента стробирования через элемент сброса подсоединен к управляющим входам счетчика и регистра суммы, выход старшего разряда которого через третий добавочный ключ соединен с управ ляюлцим входом дешифратора.

5