SU746512A1 - Устройство дл делени многочлена на многочлен - Google Patents

Устройство дл делени многочлена на многочлен Download PDF

Info

Publication number
SU746512A1
SU746512A1 SU782639856A SU2639856A SU746512A1 SU 746512 A1 SU746512 A1 SU 746512A1 SU 782639856 A SU782639856 A SU 782639856A SU 2639856 A SU2639856 A SU 2639856A SU 746512 A1 SU746512 A1 SU 746512A1
Authority
SU
USSR - Soviet Union
Prior art keywords
polynomial
dividing
adders
constant value
devices
Prior art date
Application number
SU782639856A
Other languages
English (en)
Inventor
Сема Павлович Вольфбейн
Валерий Николаевич Сараев
Original Assignee
Предприятие П/Я А-1221
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1221 filed Critical Предприятие П/Я А-1221
Priority to SU782639856A priority Critical patent/SU746512A1/ru
Application granted granted Critical
Publication of SU746512A1 publication Critical patent/SU746512A1/ru

Links

Landscapes

  • Complex Calculations (AREA)
  • Error Detection And Correction (AREA)

Description

1
Изобретение относитс  к технике св зи а именно к технике помехоустойчивого кодировани , и может использоватьс  при построении :КОДИРУЮ1ЦИХ
и декодирующих устройств ,дл  переда- 5 чи данных, в телеграфии и телемеха нике .
Известны устройства дл  делени  многочлена на многочлен, используемые дл  вычислени  синдромов циклическо- О го кода 1.
Все эти устройства, однако, пригодны дл  обработки только двоичной информации .
Наиболее близким по техническому 15 решению к предлагаемому  вл етс  уст ройство, содержащее элементы задержки , сумматоры, устройство умножени  на посто нную величину, причем элементы задержки соединены друг с дру- 2О гом через сумматоры, вход первого сумматора  вл етс  входом устройства, устройства умножени  на посто нную величину включены между вторыми входами каждого сумматора и общим выходом 25 устройства, и дополнительное устройство умножени  на посто нную величину, включенное между выходом последнего элемента йадержки и выходом устройства 2 .;30
Вид многочлена-делител  при данном построении устройства однозначно определ етс  схемой устройства. Однако , во многих случа х возникает необходимость в изменении этого мйагочлена . Подобна  задача встречаетс , ;наП1римёр , в адаптивных системах св зи, где используемый дл  помехоустойчивого кодировани  код и соответствующий многочлен-делитель приходитс  измен ть при изменении характеристик канала св зи. Это приводит к тому, что возникает необходимость вносить значительные изменени  в устройство: умножители с одним коэффициентом замен ть на другие, исключать и вводить сумматоры, т.е. по существу одно устройство замен ть другим.
Таким образом, жестка  св зь между схемой и видом многочлена-делител  сужает область применени  известного устройства.
Цель изобретени  - расширение функциональных возможностей устройства путем обеспечени  делени  на произвольный многочлен без замены элементов устройства.

Claims (2)

1. Авторское свидетельство СССР 478450, кл. G 06 F 7/00, 1973.
2. Питерсон У., Уэлдон Э. Ко ,ды, исправл ющие ошибки,Мир,
М., 1976, с. 199 - 200(прототип ) .
SU782639856A 1978-04-06 1978-04-06 Устройство дл делени многочлена на многочлен SU746512A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782639856A SU746512A1 (ru) 1978-04-06 1978-04-06 Устройство дл делени многочлена на многочлен

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782639856A SU746512A1 (ru) 1978-04-06 1978-04-06 Устройство дл делени многочлена на многочлен

Publications (1)

Publication Number Publication Date
SU746512A1 true SU746512A1 (ru) 1980-07-07

Family

ID=20774968

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782639856A SU746512A1 (ru) 1978-04-06 1978-04-06 Устройство дл делени многочлена на многочлен

Country Status (1)

Country Link
SU (1) SU746512A1 (ru)

Similar Documents

Publication Publication Date Title
Wang et al. VLSI architectures for computing multiplications and inverses in GF (2 m)
JPS63237646A (ja) 符合化及び変調を結合するための方法及び装置
KR840005228A (ko) 갈로이스계의 원소 제산용 장치
KR960043552A (ko) 에러정정 부호화 복호화방법 및 이 방법을 사용하는 회로
Yamamoto et al. Almost instantaneous fixed-to-variable length codes
Roeser et al. Fast Haar transform algorithms
Assmus Jr et al. Error-correcting codes: An axiomatic approach
SU746512A1 (ru) Устройство дл делени многочлена на многочлен
Campbell Entropy as a Measure
Trumpis CONVOLUTIONAL CODING FOR M-ARY CHANNELS.
Yoeli Counting with nonlinear binary feedback shift registers
Hole Cosets of convolutional codes with short maximum zero-run lengths
Zigangirov On the error probability of sequential decoding on the BSC
Cho et al. Non-proper variable-to-fixed length arithmetic coding
Charnow A note on torsion free groups generated by pairs of matrices
Hillman On the Alexander polynomial of a cyclically periodic knot
KR870000352B1 (ko) 멀티채널 진송용 앤코우더의 패리티 생성방법
SU543176A1 (ru) Устройство дл кодировани сообщений
da Rocha Jr Digital sequences and the Hasse derivative
SU455479A1 (ru) Функциональный преобразователь "кодфаза
Burstein et al. On cyclic strings without long constant blocks
SU543177A1 (ru) Устройство дл декодировани сообщений
Rudolph Generalized threshold decoding of convolutional codes
Kasami Construction and decomposition of cyclic codes of composite length (Corresp.)
Marcus Cascaded binary counters with feedback