выход которого соединен со вторым входом блока пам ти. На чертеже представлена блок-схема описываемого устройства. Опо содержит блок 1 q-y регистров, предназначенный дл проверки условий, которым должен удовлетвор ть кодовый вектор, вычислительный блок 2, где происход т поиски номеров искаженных символов, блок 3 Коммутации, устанавливающий длину кодового вектора, блок 4 пам ти, где размещаетс прин тое сообщение , представленное в виде двоичного вектора, блок 5 суммировани по модулю «два, служащий дл инвертировани искаженных символов прин того вектора. На входе устройства стоит приемник 6 аналогового сигнала , и функционирование устройства в целом обеспечиваетс блоком 7 управлени . Вход приемника 6 аналогового сигнала вл етс входом устройства, а выход соединен с первым входом блока 4 пам ти; первый вход блока 5 суммировани по модулю «два соединен с выходом блока 4 пам ти, второй вход- с выходом вычислительного блока 2, а выход - с первым входом блока 7 управлени н выходом устройства; первый выход блока 7 управлени соединен с первым входом вычислительного блока 2, второй выход - со входом блока 3 коммутации, выход которого соединен со вторым входом блока 4 пам ти. Вход блока 1 (7-х регистров соединен с выходом приемника 6 аналогового сигнала, первый выход - со вторым входом блока 7 управлени , второй выход - со вторым входом вычислительного блока 2. Аналоговый сигнал проходит через приемник 6, принимает дискретную форму и в виде двоичного вектора ... Xn-i, или 1, поступает в блок 4 пам ти и одновременно в блок 1 7-х регистров. В блоке 1 q-- регистров вычисл ютс симметрические многочлены Os согласно уравнению . а Xi Xt, /.0, . a(modf()), Здесь ffs и а вл ютс элементами пол Галуа GF(q) образуемого неприводимым многочленом 1(х), степени т, показател п с коэффициентами нз пол GF(q), /(а)0; s пробегает значени от 1 до t, где t- количество несимметрических ошибок, которые исправл ютс кодом, примен ющимс дл передачи информации. Количество т ошибок, имеющих место в канале св зи т определ етс согласнО максимальному индексу симметрического многочлена d, значение которого отлично ОТ значени о, выбранного при кодировании . Величины 01, 02,... (Т-. поступают в вычислительный блок 2, а значение т - в блок 7 управлени . По значению t блок 7 управлени выдает в вычислительный блок 2 команду на решение уравнени -2 K-a,)-C--f (о I - 2) V -...+ (-1Г(,, если исправл ютс искажени нулевого символа , и уравнени оооо х- - (о, - С,) X-I + (а, - о,) л;-2 - ... + (-1) К - ) О если в канале искажаютс символы «1. Решени этого уравнени представлены в виде степеней элемента а и показателем этих степеней - номера искаженных символов дискретного сигнала. Выход вычислительного блока 2, воздейству на один из входов блока 5 суммировани по модулю «два, мен ет значение соответствующего символа дискретного сигнала , поступающего на другой вход блока 5, если этот символ искажен, и оставл ет его без изменени , если символ правилен. На выходе блока 5 по вл ютс истинные значени дискретного сигнала. Переключение с одной длины кодового слова над другую происходит при поступлении на блок 7 управлени служебной информации из блока 5. Блок 7 управлени , воздейству через блок 3 коммутации на блок 4 пам ти, устанавливает необходимую длину кодового слова и, если необходимо, дополнительную величину задержки, завис щую от количества корректируемых ошибок и быстродействи вычислительного блока 2. Таким образом, коррекци ошибок происходит в темпе поступлени сигнала иа вход устройства. Эффективность изобретени обеспечиваетс возможностью исправлени многократных неимметрических ошибок; адаптацией к кодоой длине и количеству исправл емых ошиок; использованием в канале св зи кодов с ольшой мощностью. При исправлении f несимметрических ошиок дл мощностей используемых двоичных одов снраведлива оценка, i и , где р - простое число , (2- + п2 )(п + 1), мощности всех известных кото превышает ов. Применение д-к логики при декодировании воичных сигналов позвол ет использовать лассические способы решени квадратного равнени , что и ведет к увеличению быстроействи устройства.
5