SU559419A1 - Устройство декодировани линейных сверточных кодов - Google Patents
Устройство декодировани линейных сверточных кодовInfo
- Publication number
- SU559419A1 SU559419A1 SU2326773A SU2326773A SU559419A1 SU 559419 A1 SU559419 A1 SU 559419A1 SU 2326773 A SU2326773 A SU 2326773A SU 2326773 A SU2326773 A SU 2326773A SU 559419 A1 SU559419 A1 SU 559419A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- output
- information
- modulo
- decoding device
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
1
Изобретение относитс к радиоэлектронике и может быть использовано в устройствах декодировани информации, представленной в виде линейных сверточных кодов.
Известно устройство декодировани линейных сверточных кодов, содержащее на входе информационный регистр сдвига, выходы разр дов которого подключены к соответствующим входам вычислител синдрома , а также пороговый блок, блоки умножени на весовые коэффициенты, информационный регистр, регистр изменений.
Известное устройство имеет низкую надежность из-за большого количества оборудовани .
Цель изобретени - упрощение устройства .
Дл этого в предлагаемое устройство декодировани линейных сверточных кодов, содержащее на входе информационный регистр сдвига, выходы разр дов которого подключены к соответствующим входам вычислител синдрома, а также пороговый блок, введены регистр неравнозначности и первый и второй сумматоры по модулю
два. Выход вычислител синдрома через последовательно соединенные первый сумматор по модулю два, на второй вход которого подана поверочна комбинаци сверхточного кода, и регистр неравнозначности подключен к входам порогового блока, выход которого и выход информационного регистра сдвига подключены к соответствующим входам второго сумматора по модулю два.
На чертеже изображена структурна электрическа схема предлагаемого уст ройства.
Устройство декодировани линейных сверточных кодов содержит информационный регистр сдвига 1, выходы разр дов 2 которого подключены к соответствующим входам вычислител синдрома 3, а также пороговый блок 4, регистр неравнозначност ти 5 и первый 6 и второй 7 сумматоры по модулю два. Выход вычислител синдрома 3 через последовательно соединенные первый сумматор 6 по модулю два, на второй вход которого подана поверочна комбинаци свергэчлого кода, и регистр
неравнозначности 5 подключен ко входам порогового блока 4, выход которого и выход информационного регистра сдвига 1 подключены к соответствующим входам второго сумматора 7, по модушо два.
Устройство работает следующим обрагзом .
По ШИНА 8 поступает информационна часть сверточного кода, а по шине t) одновременно с информационной - поверочна часть сверточного кода (синдром).
С сдвигом информации в информационном регистре сдвига 1 на выходе вычислител синдрома 3 по вл етс очередной синдр ом, получаемый делением кода, хран щегос s информационном регистре сдвига 1, па образующий многочлен.
Вычисленный синдром поступает на вход первого сумматора 6 по модулю два, где он сравниваетс с прин тым по шине 9 синдромои. Если в информационной и т овероч1юй част х кода не было ошибо (сбоев), то вычисленный и прин тый синдромы будут совпадать и на выходе первого сумматора по модулю два по витс логический О, В случае неравенства синдромов на выходе сумматора 6 будет логическа 1. Этот сигнал вл етс сигналом неравнозначности и запоминаетс в регистре нераг юзначности 5, Сигналы неравнозначностей , записанные в чейках пам ти Ю регистра неравнозначности 5, поступают в соответствии с образующим многочленом на входы порогового блока 4 пирог срабатьшани которого устанавливаетс в зависимости от минимального кодового рассто ни данного сверточного кода. Превышение этого порога говорит о том,что либо произошла ошибка в соответствующем ин х1рмационном разр де, либо число ошибок превысило допустимое.
Сигнал с порогового блока 4 поступает на один вход второго сумматора 7 по модулю два и измен ет значение информационного разр да, выталкиваемого из информационного регистра сдвига 1 и поступающего на другой вход второго сумматора по : модулю два.
Таким образом, на выходной шине 11 оказываетс последовательный код декодированной информации.
Предлагаемое устройство декодировани линейных сверточных кодов позвол ет значительно сократить емкость информационкого регистра, исключить синдромный регистр , блоки: формировани проверок, блоки умножени на весовые коэффициенты, регистр изменений, а также сократить число пороговых элементов до одного.
Claims (1)
- Формула изобретениУстройство декодировани линейныхсверточных кодов, содержащее на входе информационный регистр сдвига, выходы разр дов которого подключены к соответствующим входам вычислител синдрома, а также пороговый блок, отличающее с тем, что, с целью упрощени устройству в него введены регистр нер.шнозначности и первый и второй сумматоры по модулю два, выход вычислител синдрома через последовательно соединенные первый сумматор по модулю два, на второй вход которого подана поверочна комбинаци сверточного кода, и регистр неравнозначности подключен к входам порогового блока, выход которого и выход информационного регистра сдвига подклю«{ены к соответству ющим входам второго сумматора по модулю два.11
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU2326773A SU559419A1 (ru) | 1976-02-03 | 1976-02-03 | Устройство декодировани линейных сверточных кодов |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU2326773A SU559419A1 (ru) | 1976-02-03 | 1976-02-03 | Устройство декодировани линейных сверточных кодов |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU559419A1 true SU559419A1 (ru) | 1977-05-25 |
Family
ID=20649668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU2326773A SU559419A1 (ru) | 1976-02-03 | 1976-02-03 | Устройство декодировани линейных сверточных кодов |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU559419A1 (ru) |
-
1976
- 1976-02-03 SU SU2326773A patent/SU559419A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4555784A (en) | Parity and syndrome generation for error detection and correction in digital communication systems | |
| US5343481A (en) | BCH error-location polynomial decoder | |
| US3745526A (en) | Shift register error correcting system | |
| US20090106633A1 (en) | Method and apparatus for correcting and detecting multiple spotty-byte errors within a byte occurred in a limited number of bytes | |
| US5812438A (en) | Arithmetic logic unit and method for numerical computations in galois fields | |
| Leung-Yan-Cheong et al. | Concerning a bound on undetected error probability (Corresp.) | |
| EP0233075A2 (en) | Method and apparatus for generating error detection check bytes for a data record | |
| EP0061345B1 (en) | Processing circuits for operating on digital data words which are elements of a galois field | |
| EP0373764A2 (en) | Correction of random and burst errors | |
| US4468769A (en) | Error correcting system for correcting two or three simultaneous errors in a code | |
| US3745528A (en) | Error correction for two tracks in a multitrack system | |
| US4592054A (en) | Decoder with code error correcting function | |
| US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
| US4055832A (en) | One-error correction convolutional coding system | |
| EP0262944B1 (en) | Error correction apparatus | |
| EP1102406A2 (en) | Apparatus and method for decoding digital data | |
| USRE28923E (en) | Error correction for two bytes in each code word in a multi-code word system | |
| US3781791A (en) | Method and apparatus for decoding bch codes | |
| SU559419A1 (ru) | Устройство декодировани линейных сверточных кодов | |
| US6405339B1 (en) | Parallelized programmable encoder/syndrome generator | |
| US6880121B2 (en) | Parallel processing syndrome calculating circuit and reed-solomon decoding circuit | |
| CN100459438C (zh) | 里德所罗门解码器的关键方程与错误值求解优化电路 | |
| US4298981A (en) | Decoding shortened cyclic block codes | |
| EP0619654B1 (en) | Error correction using the Euclide algorithm and involving a check on the difference between the degrees of the dividend and divisor polynomials | |
| US3500320A (en) | Error correcting means for digital transmission systems |