SU736267A1 - Цифровой синхронизатор - Google Patents

Description

1

Изобретение относитс  к-электроэнергетике и может быть использовано в энергосистемах дл  автоматического включени  синхронных генераторов на параллельную работу,

Известно устройство дл.ч синхронизации синхронных генераторов,. содержащее формирователь импульсов, под- ключенный на напр жение генераторов, к выходу которого подключен блок контрол  разности фаз частот напр .жений и выходной блок включени  1 .

В известном устройстве блок контрол  разности фаз и частот состоит из счетчика разности фаз, дешифратора фиксированных значений разности фаз, счетчика разности частот,де шифратора фиксированного значени  разности частот и cxeivbi антисовпадени  на выходе. Синхронизатор батывает команду на включение выключател  генератора при уменьшении разности фаз синхронизируемых напр жений до фиксированного значени  в случае, если частота скольжени  меньше или равна допустимой. Известное устройство  вл етс , по существу , синхронизатором с посто нным углом опережени . Точность работы устройства зависит от того, насколько текущее значение частоты скольжени  отличаетс  от заданного. Чем больше это отличие, тем бо.пьше величина ошибки синхронизатора по уг.пу включени ,

Цель изобретени  - повышение точности во всем диапазоне допусти -ых частот скольжени .

Поставленна  цель достигаетс 

- тем, что в синхронизатор, содержащкй формирователи импу.пьсов, блок контрол  разности частот и выходной блок включени , введены генератор и делитель высокочастотных импульсов, схема совпадений, блок включени  и два идентичных блока сдвига фазы синхронизируемых напр жений, каждый из которых состоит из триггера , четырех логических схем И,

20 схемы запрета, счетчик посто нного интервала времени с дешифратором и реверсивный счетчик с деапифраторог, а в состав блока контрол  разности частот включены логическа  схема

25 ИЛИ, схема задержки и регистр разности частот с дешифратором. Входы формирователей импульсов подключены на напр жение сети и генератора соответственно, а их выхо.цы присоединены к счетным входам триггерог

блоков сдвига фазы напр жени  сети к генератора, в каждом из блоков первый выход триггера присоединен к одному из входов первой и четвер™ той логических схем И, а второй выход - к одному из входов третьей логической схемы И и к установочным входам счетчика посто нного интервала времени и реверсивного счетчика. Другой вход первой логической схеь 1 И присоединен к выходу генератора высокочастотных импульсов, а ее выход - к, одному из входов второй логической схемы И и входу .cxeNM запрета, другой вход второй логической схемы И и запрещающий вход схемы запрета присоединены к выходу дешифратора счетчика посто нного интервала времени, выход схемы запрета присоединен к считывающему входу счетчика посто нного интервала времени, выход которого присоединен ко входу соответствующего дешифратора, а выход второй логической схемы И присоединен к суммирующему входу реверсивного счетчика, к вычитающему входу которого присоединен выход третьей логической схемы И, второй вход которой через делитель высокочастотных импульсов присоединен к выходу генератора высокочастотных импульсов. Один выход реверсивного счетчика присоединен ко второму входу четвертой логической схемы И, а его другой выход - ко входу соответствующего дешифратора, выход которого присоединен к одному из входов схемы совпадени  и логической схемы ИЛИ блока контрол  разности частот, вторые входы схемы совпа,цени  и логической схемы ИЛИ присоединены к выходам дешифратора реверсивного счетчика второго блока сдвига фазы. Выход логической схеNttj ИЛИ через схему задержки присоединен к установочному входу регистра разности частот, суммирующий вход регистра присоединен к выходу четвертой логической схемы И блока сдвига фазы одного из синхронизируемых напр жений, а вычитающий вход регистра разности частот - к выходу четвертой логической схемы И второго блока сдвига фазы, выход регистра разности частот присоединен к одному из входов выходного блока включени , другой вход которого присоединен к выходу схемы совпадени .

На фиг, 1 представлена структурна  схема цифрового синхронизатора; на фиг. 2 - временные диаграммы, объ сн ющие его работу.

Устройство включает формирователи 1 и l имульсов, генератор 2 высокочастотных импульсов, делитель

3высокочастотных импульсов, блоки

4и 4 сдвига фазы синхронизируемых

напр жений, триггер 5, первую логическую схему И 6, схему 7 запрета, вторую логическую схему И 8,третью логическую схему И 9, дешифратор

10счетчика посто нного интервала времени, счетчик 11 посто нного интервала времени, реверсивный счетчик 12, дешифратор 13 реверсивного счетчика,четвертую логическую схему И 14, логическую схему ИЛИ 15, схему 16 совпадени , блок 17 контрол  разности частот, схему 18 задержки, регистр 19 разнорти частот, дешифратор 20 разности частот, блок 21 включени .

Входы формирователей 1 и 1 присоединены к напр жению сети и генератора соответственно, а выходы к счетным входам триггеров блоков сдвига фазы синхронизируемых напр жений 4 и 4 соответственно, В каждом из блоков первый выход триггера 5 присоединен к одним из входов первой и четвертой логических схем И 6 и 14, а второй - к одному из входов третьей логической схемы И 9 и к установочным входам счетчика

11и 12,Выход генератора 2 высокочатотных импульсов присоединен к другому входу первой логической схемы

И б и через делитель 3 высокочастотных импульсов - к другому входу третьей логической схемы И 9, Выход первой логической схемы И 6 присоединен к одним из входов второй логической схемы И 8 и схемы 7 запрети. Выход схемы 7 запрета присоединен ко входу счетчика 11 посто нного интервала времени, выход которого присоединен к дешифратору 10, Выход дешифратора 10 присоединен к другому входу второй логической И 8 и к запрещающему входу схемы 7 запрета. Выход второй логической схемы И 8 присоединен к суммирующему входу реверсивного счетчика 12, вычитающий вход которого присоединен к выходу третьей логической схемы И 9, Первый выход реверсивного счетчика 12 присоединен к другому входу четвёртой логической схемы И 14, а второй выход - к дешифратору 13. Выход дешифратора 13 присоединен к одним из входов схемы 16 совпадени  и логической схемы ИЛИ 15 блока 17 контрол  разности частот, другие входы этих схем присоединены к выходу дешифратора 13 реверсивного счетчика блока 4 сдвига фазы синхронизируемого напр жени  генератора. Выход логической схемы ИЛИ 15 через схему 18 задержки присоединен к установочному, входу регистра 19 разности частот, суммирующий вход которого присоединен к выходу четвертой логической схемы И 14 блока 4 сдвига фазы синхронизируемого напр жени  сети, а вычитающий вход - к выходу чптвертой логической схемы И 14 блока 4 сдвига фазы синхЕ5онизируемого напр жени  генератора. Выход регистра 19 разности частот присоединен к дешифратору 0 разности частот, выход которого присоединен к одному из входов блока 21 включени ; другой вход блока 21 включени  присоединен к выходу схемы 16 совпадени . Блок 21 включени  управл ет работой выключател  генератора.

Устройство работает следующим образом.

Синхронизируемое- синусоидальное напр жение подаетс  на вход формировател  1 ) импульсов, на выходе которог.о образуетс  импульсна  последовательность, прив занна  к нулевой фазе входHO1I синусоиды (фиг. 2) . Импульсна  последовательность подаетс  на счетный вход триггер 5, устанавливающего один из режимов работы блока-измерение или перенос, В режиме измерени  триггер 5 обеспечивает прохождение импульсов с генератора 2 высокочастотных импульсов через первую логическую схему И б на схему 7 запрета и на вторую логическую схему И 8. Схема 7 запрета управл етс  дешифратором 10, сигнал на выходе которого по вл етс  только после отсчета счетчиком 11 посто нного интервала времени т , Сброс счетчика 11 осуществл етс  по переднему фронту периода переноса. После заполнени  счетчика

11по вл етс  сигнал на выходе дешифратора 10, запрещающий прохождение импульсов от генератора 2 высокочастотных импульсов через схему

7 запрета, разрешающий их прохождение через вторую логическую схему И 8 на суммирующий вход реверсивного счетчика 12. Реверсивный

12заполн етс  высокочастотными импульсами до окончани  периода измерени  в течение отрезка времени

Т- т. , равного разности периода синхронизируемого напр жени  Т и посто нного интервала времени Т . С начала периода переноса сбрасываетс  счетчик 11 и открываетс  треть  логическа  схема И 9, обеспечивающа  подключение вычитающего входа реверсивного счетчика 12 через делитель 3 частоты следовани  высокочастотных импульсов на а к генератору 2, Частота считывани  числа в счетчике 12вараз меньше частоты записи, в результате чего с помощью делител  3 и реверсивного) счетчика 12 производитс  увеличение отрезка времени Т- -с в а раз . Состо ние реверсивного счетчика 12 контролируетс  дешифратором 13, который выдает сигнал на входы схемы 16 совпадени  в момент запаса в счетчике 12 числа . Сброс реверсивного счетчика 12 в исходное состо ние производитс  по зaднe тy фронту периода переноса ,

- Момент фиксации в счетчике 12 числа -1 соответствует такому положению, вектора синхронизируемого напр жени , при котором он по фазе в сторону отставани  на угол ОС, пропорциональный скольжению этого напр жени  по отношению к фиксированной частоте. На самом деле, угол сЛ , опоедел емый из выражени 

(1)

(Т-х)

15

равен

(2)

с. 27T:a-2.-Ka--c-i .

вмомент совпадени  сдвинутых по фазе векторов между ними будет угол cf , равный

,-cK, aT::(2ati -23cy- -ас(ш -и; уа-сси / (3)

гдеСОс,- углова  частота скольжени .

Обеспечив выбор величин t) и t так, чтобы имело место равенство

(4)

ат: t

BKN

получаем возможность отработки синхронизатором посто нного угла опережени ,

Информаци  о дпительности отрезка Т-Х,содержаща с  в счетчике 12, используетс  дл  контрол  разности частот в блоке 17 с помощью регистра 19 разности частот и дешифратора

21. Параллельный перенос числа из реверсивного счетчика 12 на суммирующий вход регистра 19 разности частот производитс  через четвертую логическую схему И 14 по заднему фронту периода измерени . На вычихающий вход регистра разности частот поступает аналогична  информаци  из блока 4 сдвига фазы синхронизирующего напр жени  генератора, В регистре 19 разности частот происходит сравнение отрезков и Тр-С , модуль разности используетс  дл  управлени  блоком 21 включени  через дешифратор 20, При малой разности Tj и Т блок 7 включе-ни . разрешает прохождение команды от схемы 16 совпадени  на включение в: ключател  генератора,

В качестве схемы 16 совпацени . можно использовать как

схемы, позвол ющие уловить момент совпадени  импульсов с дешифратора реверсивного счетчика 13, так и схемы, позвол ющие определить момент изменени  пор дка

чередовани  импульсов,.

65

Сброс регистра 19 разности частот производитс  импульсами с дешифраторов 13 реверсивных счетчиков через схему ИЛИ 15 и схему 18 задержки .

Задержка импульсов необходима дл  сохранени  информации в регистре 19 разуости частот непосредственно перед моментом синхронизации. При величине периода генератора высокочастотных импульсов равной Тр,, величина задержки равна 2oiTft .

Насто щий синхронизатор отличаетс  высокой точностью построени  времени опережени , его работа не зависит от колебаний напр жени  сети и генератора, синхронизатор позвол ет успешно обеспечить включение генераторов на параллельную работу во всем диапазоне допустимых эначе;НИИ скоростей скольжени .

Claims (1)

1. Авторское свидетельство СССР № 394890, кл. Н 02 3 3/42, 1973.

Фиг.

Ус

г,,

riefieHoc

j Измерение

(k

.Г-

(fu Цо

изнерение

Uwepeaue Перенос