Изобретение относитс к электрическим измерени м и может быть испопьзовано в радио- и электротехнических системах , в дерной физике и в других област х , когда приходитс иметь дело с измерением амплитуд -одиночных импульсов или максимальной амплитуды импульсов в серии с произвольным числом импульсов при большом диапазоне измерений импульсных параметров. Известны устройства дл измерени амплитуды импульсного напр жени , содержащие И идентичных параллельно включенных каналов, число которых соответс-пвует числу уровней дискретного квантовани амплитуды импульсного напр жени , причем каждый канал состоит из последовательно соединенных амплитудного дискриминатора , ключевого запоминающего элемента, системы блокировки канала, включающей последовательно соединенные логические элементы ЮТИ - НЕ и И, и индикатора на выходе l. Эти устройства имеют недостаточную помехоустойчивость, обусловленную тем, что ключевые запоминающие элементы во все врем ожидани прихода измер емого .импульсного напр жени имеют возможность измен ть свое состо ние под воздействием различных помех, вследствие чего возможна одновременна индикаци в двух и более несмежных каналах (результат измерени при этом тер ет смысл), .а при измерении максимальной амплитуды импульсов в серии импульсов наблюдаетс эффект с зст заний, т. е. имеетс возможность прохождени на индикаторы ложных импульсов из-за существенно большего времени задержки сигнала при прохождении по цеп м блокировки каналов. Известно также устройство, которое содержит И идентичных параллельно включенных каналов и входной блок, каждый канал состоит из последовательно соединенных амплитудного дискриминатора, ключевого запоминающего элемента и элеменiTa И или И-НЕ, пр мой выход каждого дискриминатора всех каналов кроме первого подключен ко второму входу, элемента И предьщушего канала через инвертор. Од нако это устройство предназначено дл измерени амплитуды посто нного напр жени и при измерении импульсного напр жени , также имеет низкую помехоустой чивость. Цель предлагаемого изобретени - повышение помехоустойчивости устройства и обеспечение возможности измер ть амплитуду импульсного напр жени . Дл этого в устройство дл измерени амплитуды импульсного напр жени , содержащее h параллельно включенных каналов и входной блок, каждый канал состоит из последовательно соединенных амплитудного дискриминатора, ключевого запоминающего элемента через инверсный его выход, блокирующего логический элемент И или И-НЕ, второй вход которого пошспючен к пр мому выходу последую щего ключевого запоминающего элемента, и индикатора введены элемент задержки и дополнительный логический элемент И, причем вход элемента задержки и один из входов логическ ого элемента И подключен к выходу дискриминатора первого канала, инверсный выход элемента задер}кки подключен ко входам сброса ключевых запоминающих элементов и ко второму входу логического элемента И, выход которого соединен с одним из входов всех блокирующих логических элементов И или И-НЕ. Кроме того к выходу дискриминатора первого канала подключен второй элемент задержки, пр мой выход которого соединен со вторым входом первого элемента задержки и третьим входом дополнительного логического элемента И. На чфтеже представлена схема предлагаемого устройства. Устройство содержит входной блок 1, широкополосные дискриминаторы 2, 3 и 4 амплитуд, ключевые запоминаюнгие эле менты 5, 6 и 7, блокирующие логические элементы И или И-НЕ 8, 9 и Ю, индикаторы 11, 12 и 13.. Элементы 14 и 15 задержки, дополнительный логический элемент И 16. Предлагаемое устройство работает следующим образом. В исходном состо нии (при отсутствии входного сигнала) на выходах дискриминаторов 2, 3 и 4 состо ние логической I, на инверсных выходах ключевых запоминающих элементов 5, 6 и 7 уровень 7 в4 логического О, на инверсном выходе элемента 14 задержки уровень логического О, вследствие чего на логических элементах 16 и 8, 9 и 10 нет совпадени . На пр мом выходе элемента 15 задержки уровень логической 1. По переднему фронту первого импульса серии переключаютс элементы 14 и 15 задержки . При этом с ключевых запоминающих элементов 5, 6 и 7 снимаетс блокировка и они запоминают амплитуду первого импульса. С выхода элемента 15 задержки уровень Логического О поступает на второй вход элемента 14 задержки и на логический элемент 16. После окончани первого импульса серии на выходах элемента 15 задержки уровень логического О сохран етс еще врем i причем если в течение этого времени приходит следуюпшй импульс серии, то элемент 15 задер ски продолжает находитьс в возбужденном состо нии, а новый отсчет времени 2 начинаетс после окончани второго импульса и т, д. до окончани серии импульсов. Все врем пока элемент 15 задержки находитс в возбужденном состо нии, находитс в возбужденном состо нии и элемент 14 задержки, так как на его втором входе все врем присутствует уровень логического О с выхода элемента 15 задержки. Таким образом, в течение всего времени прихода серии импульсов ключевые запоминающие эле- менты разблокированы, вследствие чего они запомн т наивысшую амплитуду импульсов в серии. После окончани последнего импульса серии и спуст врем Soo элемент 15 задержки возвращаетс в исходное состо ние и снимает уровень логического О со второго входа элемента 14 задерхски, на первом входе которого уже имеетс уровень логической 1. В этот же момент на всех трех входах логического элемента И 16 по вл ютс уровни логической 1, наступает совпадение. На один из индикаторов 11, 12, 13 поступает сигнал. Спуст врем C-i элемент 14 задержки возвращаетс в исходное состо ние и схема готова к следующему измерению . Ввиду того, что блокирующие логические элементы И или И-НЕ 8, 9, 10 разблокируютс после окончани измерени амплитуды импульсного напр жени , причем только на врем , необходимое дл срабатывани индикатора, прохождение ложных импульсов из-за эффекта сост заний не наблюдаетс .The invention relates to electrical measurements and can be used in radio and electrical systems, nuclear physics and other areas when dealing with measuring the amplitudes of single pulses or maximum amplitudes of pulses in a series with an arbitrary number of pulses with a large measurement range. pulse parameters. Devices for measuring the amplitude of a pulse voltage are known, containing And identical channels connected in parallel, the number of which corresponds to the number of discrete quantization levels of the pulse voltage amplitude, each channel consisting of a series-connected amplitude discriminator, a key storage element, of a channel blocking system that includes connected logical elements of UTI - NOT and AND, and the output indicator l. These devices have insufficient noise immunity, due to the fact that the key storage elements, while waiting for the arrival of the measured pulse voltage, can change their state under the influence of various interferences, as a result of which simultaneous indication is possible in two or more non-adjacent channels (the measurement result in this case, it makes no sense), and when measuring the maximum amplitude of the pulses in a series of pulses, an effect with obstructions is observed, i.e. it is possible to pass on the indicators to false pulses from the substantially greater latency of the signal during the passage of chain locking channels m. It is also known a device that contains AND identical channels connected in parallel and an input unit, each channel consists of a series-connected amplitude discriminator, a key storage element and an ANDA or IS-NOT element, the direct output of each discriminator of all channels except the first one And the previous channel through the inverter. However, this device is designed to measure the amplitude of the dc voltage and, when measuring the pulse voltage, also has low noise immunity. The purpose of the present invention is to increase the noise immunity of the device and to make it possible to measure the amplitude of the pulse voltage. To do this, in a device for measuring the amplitude of a pulse voltage, containing h parallel connected channels and an input unit, each channel consists of a series-connected amplitude discriminator, a key storage element through its inverse output, blocking an AND or NAND logical element, the second input of which is successive to the direct output of the subsequent key storage element, and the indicator, a delay element and an additional logical element, And, the input of the delay element and one of the inputs the logic element AND is connected to the output of the discriminator of the first channel, the inverse output of the element of delay} kki is connected to the reset inputs of the key storage elements and to the second input of the logical element AND, the output of which is connected to one of the inputs of all blocking logical elements AND or NAND. In addition, a second delay element is connected to the output of the discriminator of the first channel, the direct output of which is connected to the second input of the first delay element and the third input of the additional logic element I. The diagram of the proposed device is presented on the keyboard. The device contains an input unit 1, broadband discriminators 2, 3 and 4 amplitudes, key memorized elements 5, 6 and 7, blocking logic elements AND or IS-NE 8, 9 and Yu, indicators 11, 12 and 13 .. Elements 14 and 15 delay, an additional logical element And 16. The proposed device operates as follows. In the initial state (in the absence of an input signal), the outputs of the discriminators 2, 3 and 4 are logical I, the inverse outputs of the key storage elements 5, 6 and 7 are level 7 b4 of logical O, the inverse output of delay element 14 is logical O, as a result, there is no match on the logical elements 16 and 8, 9 and 10. At the forward output of the delay element 15, the logic level is 1. On the leading edge of the first pulse of the series, the delay elements 14 and 15 are switched. At the same time, the key storage elements 5, 6 and 7 are unlocked and they memorize the amplitude of the first pulse. From the output of the delay element 15, the logic level O arrives at the second input of the delay element 14 and the logic element 16. After the first impulse of the series ends, the outputs of the delay element 15 remain at the logic level O and if during this time the next impulse of the series arrives, then the element 15 is delayed in the excited state, and the new time count 2 begins after the end of the second pulse and t, e. before the end of the pulse train. All the time while the delay element 15 is in the excited state, the delay element 14 is also in the excited state, since its second input always contains a logic level O from the output of the delay element 15. Thus, during the entire time of arrival of a series of pulses, the key storage elements are unlocked, as a result of which they keep the highest amplitude of pulses in the series. After the end of the last pulse of the series and after the time Soo, the delay element 15 returns to the initial state and removes the logic level O from the second input of the element 14 zadarhski, at the first input of which there is already a logic level 1. At the same time, on all three inputs of the logic element AND 16 there are logical 1 levels, coincidence occurs. One of the indicators 11, 12, 13 receives a signal. After a time C-i, delay element 14 is reset and the circuit is ready for the next measurement. Due to the fact that the blocking logic elements AND or I-NE 8, 9, 10 are unlocked after the measurement of the amplitude of the pulse voltage has been completed, and only for the time required for the indicator to go off, the passage of spurious pulses due to the effect of constants is not observed.