SU703900A1

SU703900A1 - Synchronization apparatus

Info

Publication number: SU703900A1
Application number: SU772531508A
Authority: SU
Inventors: Николай Алексеевич Кукин
Original assignee: Предприятие П/Я В-2183
Priority date: 1977-10-13
Filing date: 1977-10-13
Publication date: 1979-12-15

Description

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ(54) SYNCHRONIZATION DEVICE

1one

Изобретение относитс к импульсной тех-. . нике и может быть использовано в радаоЭлектронной аппаратуре различного назначени , в частности в технике измерени и формировани временных интервалов.This invention relates to a pulsed tech. . It can be used in radio electronic equipment for various purposes, in particular in the technique of measuring and forming time intervals.

Известно устройство синхронизации, содержащее триггеры и один источйик тактовых импульсов 1.A synchronization device is known that contains triggers and one clock source 1.

Данное устройство обеспечивает прив зку только с точностью тактовых импульсов.This device provides binding only with the accuracy of clock pulses.

Наиболее близким решением по технической сущности и достигаемому результату вл етс устройство синхронизации, содержащее триггер прив зки импульса запроса, соединенный своими установочными входами с двум выхода: ми двух вентилей, первые входы которых св заны с шиной синхроимпульсов, а вторые входы - с выходами триггера запоминани запроса, на первый установочный вход этого триггера поступает импульс запроса, а второй установочный вход св зан с шиной задержанных синхроимпульсов 2.The closest solution to the technical essence and the achieved result is a synchronization device containing a request pulse triggering trigger, connected by its installation inputs to two outputs: two gates, the first inputs of which are connected to the clock bus, and the second inputs to the memory trigger outputs request, the first installation input of this trigger receives a request pulse, and the second installation input is connected to the bus of the delayed clock pulses 2.

Данное устройство обладает малой разрешающей способностью, т.е. невозможна. прив зка импульсов запроса с точностьк ДО полупериода опорной последовательности, местоположение импульса запроса может бьггь определено устройством лишь с точностью до периода опорной последовательности..This device has a low resolution, i.e. is impossible. snapping the request pulses with a precision of up to a half-period of the reference sequence; the location of the request pulse can be determined by the device only up to the period of the reference sequence.

Целью насто щего изобретени вл етс увеличение разрешающей способности временной прив зки до половины периода опорной частотыThe purpose of the present invention is to increase the resolution of the temporary anchor up to half the period of the reference frequency.

Эта цель достигаетс тем, что в устройство шнхронизации, содержащего два канала син- . хронизации, каждый из которых содержит последовательно соединенные первый и второй Д-триггеры, Д-входы первых триггеров каждого канала синхронизации объединены Н подключены к общей шине, S-входы также объединены и подключены к входной тине, информационные входы первых Д-триггеров каждого канала соответственно подключены к шинам тактовь1Х и сдвинутых тактовых импульсов, вход R первого Д-триггера первого канала синхронизации соединен с выходом первого Д-триггера второго канала синзфонизации , вход R первого Д-триггера второго канала синхронизации соединен с выхо ДОМ первого Д-триггера первого канала синхронизации , а информащгонные входы вторых Д-триггеров каждого канала синхронизаили соой тственно подключеньГ к 1шгаам cHBHiftyтых тактовых импульсов, выход второго Д-триггера первого ка:наа1а синхронйзадаи соединен с R входом второго Д-tpиrгepa второго канала синхронизации, выход которого подкп1рчён к R входу второго Д-триггера первого канала синхронизации, дополнительно введены Д-триггер и элемент ИЛИ, первый Kptoporo соединен с выходом второго Д-триггера второгЪ камаЛа син сронизации, второй вход элемента ИЛИ соедийен с дополнительного Д-триггера, информа ционный вход которого подключен к шине iaJktOBbix импульсов, а Д вход - к выходу второго Д-тригрера первого канала синхрони Шййй;-;- --; - : На чертеже представлена функциональна схема устройства синхронизации. Устройст 8Ъ синхронизации содержит каналы синхронизации 1 и 2, каждый из которых состоит из первого и второго Д-триггера 3 и 4, дополнительный Д-триггер 5, элемент ИЛИ 6, пшны 7-10 триггеров 3 и 4,шину И импульса зй1роса, шины 12 и 13 тактовб1х импульсо и сдвинутых тактовых импульсбв, выходаь1е unnfti И и 15, причем с шины 15 снимаетс импульс дополнительного младщего разр да.. Устройство работает следующим образом. На установочные входы первых триггеров каналов синхронизации 1 и 2 одновременно ; поступают импульсы запроса по шине 11, кр5Орь1ми первые триггеры 3 каналов синхронизации 1 и 2 устанавливаютс в состо ние 1 ifepBbm;, импульс управлени , поступающий с шины 12, например, на первый Д-трипгер 3 канала синхронизации 1, после цЬдаедш ityjibcS запроса, устанавливает его в состо ние О, этим же импульсом с первого Д-триггера 3 канала синхронизации 2 переписьшаетс 1 во второй Д-триггер 4 канала синхронизации йрй этом по цепи св зи с пр мого выхода первого Д-триггера 3 канала синхронизации 1 на установочньш вход первого Д-триггера 3 канапа синхронизации 2 йоступает нащ) жений Которым первый Д-триггер 3 канала синхронизации 2 устанавливаетс в состо ние О, Со второго Д-триггера 4 канала синхронизаци 2 выходаой сигнал подаетс на элемент ИЛИ 6, при этрм на выходе элемента ИЛИ 6 по в л етс выходной сигнал на шине 14, а на ши 15 - ШН1ал Шадагего ДОШлйиТельВогораэр V. йа,--;: ;;/,;;:: ; .i.. ..,/ Аналогично проходит работа и при поступ пении с пшны 13 ii plbfd HMitynSea р рйлеййй , после :,пода йм11ульса запроса с шИны 11 на первый Д-1риггед 3 канала .синхронизации 2, но при этом на элементе ИЛИ 6 СИ1 нал поступает с выхода канала синхронизации Г через дополнительный Д-триггер 5. С выхода канала синхронизации 2, на шину 15 импульс дополнительного мларшего разр да не поступает. Перекрестные св зи первых Д-триггеров . 3каналов синхронизации 1 и 2 обеспечивают более быструю подготовку Д-триггеров 3 к гфиему импульсов запроса. Это позвол ет работать на более высоких частотах вплоть до предельных частот, обеспечиваемых используемыми в устройстве микросхемами. Перекрестные св зи вторых Д-триггеров 4каналов синхронизации 1 и 2 позвол ет орга ш .зрвать правильную работу кайалов синхронизации 1 и 2 при длительности импульсов запроса , равных или больших длительности ппёриода тактовых импульсов, поступающих на шины 12 и 13, кроме того, это также обеспечивает более быструю подготовку к приему следующего импульса запроса. Так, например, при передаче 1 с первого Д-триггера 3 на второй Д-триггер 4.канала синхронизацин 1 по цепи св зи с инверсного выхода второго Д-триггера 4 канала синхронизации 1, -на установоч- . ный вход второго Д-триггера 4 канала синхронизации 2 поступает сигнал, блокирующий рабЬТу канала син:хронизации 2, который длитс до тех пор, пока второй Д-триггер 4 канала огахронизащш 1 находитс в состо нии 1, шг)и обеспечивает правильную работу каналов синхронизации 1 и 2, при этом на выходе элемента ИЛИ 6 формируетс импульс Опроса, лфив занный к импульсам управлени , посту .пающим на шину 12, а с выхода канала синхроиизащш 2 на шину 15 импульс дополнительного млащиего разр да не поступает. Данное устройст бо по сра1&нению с известным позвол ет увеличить разрешающую способность устройства при выполнении его на лдакроосемах серии 130 в 2 раза.Разрешающа способность прив зки у известного определ етс только периодом следовани импульсов опорной последовательности, а в предлагаемом устройстве разрешаюи1а способй )ЖЬпредёлйетс1 разностью времей поступлени тактовьк и сдвинутых тактовых импульсов . :.;, ,.;,.; ...;. , ...,..,.,/. : , Кроме того, при максимальной частоте тактовьк импульсов в 50 МГ, минимально-допусгамый интервал между-импульсами запроса в известном устройстве составл ет 40 не, в да1йнбм устройстве минимально допустимым интервал определ етс лишь разрешающей способностью сдвигающих триггеров, т.е. 20 не, 1щ)ичем если в известном устройстве импуль|сы запроса с интервалом меньшим двух пери одов тактовой последовательности вызывают гарушение функционировани , то в данном у ройстве при следовании импульсов запроса с интервалом, меньшим периода тактовой после довательности возможен лишь сбой типа потери импульса запроса. Ф о р м у л а из об р е т ё ни Устройство синхронизации, содержащее два канала синхронизации, каждый из которых содержит последовательно соединенные первый и второй Д-триггеры, Д-входы первых tpHrreров каждого канала синхронизации подкйючены к общей Шине, З-входы также объединены и подключены к входной шине, информ щюнные входы первьис Д-триггеров каждогоканала соответственно подключены к иганаК( тактовых и сдвинутых тактовых импульсбв, вход R первого Д-триггера первого .канала оннхрокизации соединен с выходом первого Дттриггера второго Канала синхронизации, вход R первого Д-триггера второго канала , отнхронизации соединен с вьгходом первого Д-трМггера первого канала синхронизации, а й 0- ... ., .„..f..-.:-.-..-,-....-.,.... 6 формационные входы вторых Д-триггеров каж;дрго канала синхронизации соответственно подключены к шинам сдвйн)ггых тактовых импульсов , выход второго Д-триггера первого канала синхронизации соединен с R входом второго Д-триггера второго канала синхронизации, выход которого подклшён к R входу второго Д-триггера первого канала синхронизации, о т л и ч а ю щ е е с тем, что, с целью увеличени разрешающей способности временной прив зки, в него дополнительно введены Д-триггер и элемент ИЛИ, первый вход которого соединен ci выходом второго Д-триггера второго канала синхронизации, второй вход злемента ИЛИ соеданен с выходом дополнительного Д-триггерй, йнформаиионнь1Й вход которого подключен к шине тактовых импульсов , а Д вход к вькоду второго Д-триггера первого канала синхронизации. Источники информации, прин тые во внимание при экспертизе 1.Авторское CBHfletejibCtBO СССР № 437208, кп. Н 03 К 5/13, 25.01.72. 2.Ричарде Р. К. Арифметические операции на цифровых вьпшсдительных машинах М., I957i с. 89, рис. 37: : ;This goal is achieved by the fact that in the device synchronization, containing two channels syn-. synchronization, each of which contains serially connected first and second D-flip-flops, D-inputs of the first triggers of each synchronization channel are combined H connected to the common bus, S-inputs are also combined and connected to the input bus, information inputs of the first D-triggers of each channel respectively connected to clock buses1X and shifted clock pulses, the input R of the first D-flip-flop of the first synchronization channel is connected to the output of the first D-flip-flop of the second synphonization channel, the input R of the first D-flip-flop of the second blue channel It is connected to the output of the DOM of the first D-flip-flop of the first synchronization channel, and the information inputs of the second D-flip-flops of each rr synchronize or connect to 1s cHBHifty of clock pulses; the second synchronization channel, the output of which is connected to the R input of the second D-flip-flop of the first synchronization channel, the D-flip-flop and the OR element are added, the first Kptoporo is connected to the output of the second D-flip-flop of the second sync syncron tions, the second input of the element OR is connected with the additional D-flip-flop, the information input of which is connected to the iaJktOBbix bus of pulses, and the D input - to the output of the second D-trigger of the first synch channel; -; -; -; -: The drawing shows the functional diagram of the synchronization device. The synchronization device 8b comprises synchronization channels 1 and 2, each of which consists of the first and second D-flip-flops 3 and 4, additional D-flip-flop 5, element OR 6, pin 7-10 of triggers 3 and 4, bus I zyrosa pulse, 12 and 13 clock pulses and shifted clock pulses, output unnfti I and 15, and an additional low-order pulse is removed from bus 15. The device operates as follows. At the installation inputs of the first trigger channel synchronization 1 and 2 simultaneously; request pulses are received via bus 11, cr5Or1 the first triggers of 3 synchronization channels 1 and 2 are set to 1 ifepBbm ;, the control pulse coming from bus 12, for example, to the first D-trigger 3 of synchronization channel 1, after receiving the IyjibcS of the request, sets its in the state O, the same pulse from the first D-flip-flop 3 of synchronization channel 2 is copied 1 into the second D-flip-flop 4 of the synchronization channel, which along the communication circuit from the direct output of the first D-flip-flop 3 of synchronization channel 1 to the set input of the first D-trigger 3 canapa synchronous 2, the first D-flip-flop 3 of the synchronization channel 2 is set to the state O, C of the second D-flip-flop 4 of the synchronization 2 output signal is sent to the OR 6 element, while the output of the OR 6 element is output signal on bus 14, and on shee 15 - Shn1al Shadagogo SHOWLiTelVogoraer V. ya, - ;: ;; /, ;; ::; .i .. .., / Similarly, the work goes on when entering singing from psna 13 ii plbfd HMitynSea p arleyy, after:, paging the request from bus 11 to the first D-1rigged 3 channel. synchronization 2, but at the same time OR 6 SI1 is sent from the output of the synchronization channel G through the additional D-trigger 5. From the output of the synchronization channel 2, no additional small bit pulse is sent to the bus 15. Cross-links of the first D-triggers. 3 channels of synchronization 1 and 2 provide faster preparation of D-triggers 3 to a request request pulse. This allows operation at higher frequencies up to the limiting frequencies provided by the chips used in the device. The cross-links of the second D-triggers of the 4 synchronization channels 1 and 2 allow the org w to correct the correct operation of the synchronization kayals 1 and 2 for the duration of the request pulses equal to or greater than the duration of the pulse of the clock pulses fed to the buses 12 and 13, moreover, it is also provides faster preparation for receiving the next request pulse. So, for example, when transmitting 1 from the first D-flip-flop 3 to the second D-flip-flop 4. synchronization channel 1 along the communication circuit from the inverse output of the second D-flip-flop 4 of the synchronization channel 1, -on the set-. The second input of D-flip-flop 4 of synchronization channel 2 receives a signal that blocks the operation of syn: synchronization channel 2, which lasts as long as the second D-flip-flop 4 of loss of 1 channel is in state 1, wl) and ensures the correct operation of synchronization channels 1 and 2, while at the output of the element OR 6 a Poll impulse is generated, which is controlled by the impulses sent to the bus 12, and from the output of the sync channel 2 to the bus 15 there is no additional lagging pulse. This device compares with the known one and allows to increase the resolution of the device when it is performed on the 130 series 130 axis. The resolution of the reference for the known is determined only by the follow-up period of the reference sequence, and in the proposed device it resolves by) the difference between arrival times of clocks and shifted clocks. :.;,,.;,.; ...; , ..., ...,., /. : In addition, at a maximum pulse frequency of 50 MG, the minimum inter-pulse interval of a request in a known device is 40 not, in a remote device the minimum permissible interval is determined only by the resolution of the shifting triggers, i.e. 20 if, in a known device, interrogation pulses with an interval of less than two periods of a clock sequence cause disruption of operation, then in this case the interrogation of interrogation pulses with an interval shorter than the period of the clock sequence is possible only . Formula of the synchronization device containing two synchronization channels, each of which contains the first and second D-flip-flops connected in series, the D-inputs of the first tpHrrers of each sync channel are connected to the common bus, the inputs are also combined and connected to the input bus; the information inputs of the first D-flip-flops of each channel are respectively connected to the clock (clock and shifted clock pulses; synchronization time, the R input of the first D-flip-flop of the second channel, the synchronization is connected to the start of the first D-trMgger of the first synchronization channel, and th 0- ....,. „.. f ..-.: -.-..-, -....-., .... 6 formation inputs of the second D-flip-flops each; the other synchronization channel, respectively, are connected to the buses of clock pulses, the output of the second D-flip-flop of the first synchronization channel is connected to the R input of the second D-flip-flop of the second synchronization channel, the output of which is connected to the R input of the second D-flip-flop of the first synchronization channel, In order to increase the time-resolution resolution, a D-flip-flop and an OR element are added to it, the first input of which is connected by ci output of the second D-flip-flop of the second synchronization channel, the second input of the OR input is connected to the output of the additional D-flip-flop, connected to the bus clock pulses, and D input to the code of the second D-flip-flop of the first synchronization channel. Sources of information taken into account in the examination 1. Authors CBHfilejibCtBO USSR № 437208, кп. H 03 K 5/13, 01.25.72. 2. Richard R.K. Arithmetic operations on digital printing machines M., I957i p. 89, fig. 37::;