Claims (2)
1one
Изобретение относитс к области вычислительной техники и может быть использовано дл выполнени арифметических и логических операций в арифметических устройствах ЭВМ.The invention relates to the field of computer technology and can be used to perform arithmetic and logical operations in computer arithmetic devices.
Известно матричное устройство дл умножени , осуществл ющее только операцию умножени , содержащее п групп по числу разр дов множител , кажда группа содержит дешифраторы, п одноразр дных сумматоров и логические элементы 1).A matrix device for multiplying is known, performing only a multiplication operation, containing n groups of multipliers, each group contains decoders, n single-bit adders, and logic elements 1).
Недостатками такого устройства вл етс малое быстродействие выпсшнени операции умножени из-за необходимости форидаровани каждого частичного произведени и невозможн .ость выполнени других арифметических и логических операций.The drawbacks of such a device are the low speed of performing the multiplication operation due to the need to fortify each partial product and the impossibility of performing other arithmetic and logical operations.
Наиболее близким по технической сущности к данному изобретению вл етс устройство 2, содержащее регистр множител , п/2 элементов И, п/2 дешифраторов, К групп п/2 арифметико-логических блоков, в каждой группе с разр дностью {п + (2 )The closest to the technical essence of this invention is the device 2, containing the multiplier register, p / 2 elements AND, p / 2 decoders, K groups p / 2 arithmetic logic units, in each group with a width {n + (2)
t 1,..,п), причемt 1, .., p), and
(где К - од.(where K is od.
первый вход 1-го элемента И соединен с (21-1 )-ым выходом регистраthe first input of the 1st element And is connected to the (21-1) -th output of the register
множител (i 1,4,...,п), входы п/2 дешифраторов соединены с выходами регистра мнс снтел .multiplier (i 1,4, ..., p), the inputs n / 2 decoders are connected to the outputs of the register mns sntel.
Недостатком этого устройства вл ютс ограниченные функциональные возможности.A disadvantage of this device is its limited functionality.
Целью изобретени вл етс расширение функциональных возможностей устройства за счет выполнени опера0 ций: сложение, вычитание, сдвиг вправо, сдвиг влево.The aim of the invention is to expand the functionality of the device by performing the operations: addition, subtraction, right shift, left shift.
Дл этого в предлагаемое устройство введены (п/2 + 1)-ый элемент И, коммутатор, пржчем первый разр д To do this, in the proposed device are introduced (n / 2 + 1) -th element AND, the switch, see the first bit
5 первой информационной шины устройства разр дностью п соединен со вторыли входами п/2 элементов И, выходы которых соединены со входами младших разр дов первых групп вхо0 дов каждого арифметико-логического блока в каждой группе устройства, начина со второй, выход j -то дешифратора соединен ( 1,...,п/2) с управл ющим входом ). -го арифметико5 логического блока первой группы, входы со второго по п-й первой группы входов которого соединены с соответствующими разр дами второй информационной шины разр дностью п уст0 ройства, перва информационна шина5 of the first information bus of the device of n size is connected to the second inputs of the p / 2 elements I, the outputs of which are connected to the inputs of the lower bits of the first groups of inputs of each arithmetic logic unit in each group of the device, starting with the second, the output j (1, ..., p / 2) with a control input). th arithmetic logic unit of the first group, the inputs from the second to the fifth of the first group of inputs of which are connected to the corresponding bits of the second information bus by the size of the device, the first information bus
разр дностью n которого соединена с первым,.../ п-м входами I -го арифметико-логического блока первой группы, п-ый разр д второй информационной 11ШНЫ разр дностью n устройства соединен с первым входом (п/2+ + 1)-го элемента И, перва управл юща шина устройства соединена с управл ющими входами п/2-го дешифратора , коммутатора и вторым входом (п/2 + 1)-го элемента И, первый и второй входы коммутатора соответственно соединены с п-ым и (п-1)-ым разр дами первой информационной шины разр дностью n устройства, а выход - с (п + 1)-ым входом первой группы входов п/2 арифметико-логического блока первой группы, (п + 1)-ый вход второй группы входов которого соединен с выходом (п/2+1)-го элемента И, выходы (2т - 1) арифметико-логических блоков -ой группы устройства (т 1,,..,п/2) соединены с первой группой (i + 1) входов со сдвигом вправо на 2 разр дов каждого арифметико-логического блока (Е + 1)-ой группы устройства, выходы 2т арифметико-логических блоков Е -ой группы устройства соединены со второй группой i-входов со сдвигом на 2 разр дов влево каждого арифметикологического блока (t + 1)-ой группы устройства, выход младшего разр да (2т - 1)-го арифметико-логического блока первой группы устройства подключен к первому входу соответствующего разр да каждого арифметико-логического блока ( Р + 2)-и группы устройства, управл ющие входы каждого арифметико-логического блока в 6-й группе устройства, кроме первой объединены и подключены ко второй управл ющей шине устройства, выход п-го разр да регистра множител подключен ко входу переноса п/2-го арифметико-логического блока второй группы устройства,треть управл юща шина устройства подключена к третьи группам входов всех арифметико-логических блоков всех групп устройства , кроме первой, выход арифметикологического блока Р -и группы устройства и выходи ()-х младших разр дов первых арифметико-логических блоков каждой группы вл ютс выходми устройства.The digit n of which is connected to the first, ... / nth input of the I -th arithmetic logic unit of the first group, the nth digit of the second information 11SHN of the size n of the device is connected to the first input (n / 2 + + 1) of element I, the first control bus of the device is connected to the control inputs of the n / 2th decoder, the switch and the second input (n / 2 + 1) of the AND element, the first and second inputs of the switch are respectively connected to the nth and (n-1) -th bits of the first information bus of n device size, and the output - with (n + 1) -th input of the first group of inputs n / 2 the arithmetic logic unit of the first group, (n + 1) -th input of the second group of inputs of which is connected to the output of the (n / 2 + 1) -th element AND, the outputs (2m - 1) of the arithmetic-logical blocks of the device group (t 1 ,, .., p / 2) are connected to the first group (i + 1) of the inputs with a shift to the right by 2 bits of each arithmetic logic unit (Е + 1) group of the device, outputs 2m of arithmetic logic units Е - the second group of the device is connected to the second group of i-inputs with a shift of 2 bits to the left of each arithmetic unit (t + 1) -th group of the device, the output of the younger bit (2m - 1) of the arithmetic logic unit of the first group of the device is connected to the first input of the corresponding bit of each arithmetic logic unit (P + 2) and device groups that control the inputs of each arithmetic logic unit in the 6th the device group, besides the first one, is combined and connected to the second control bus of the device, the output of the n-th bit of the register of the multiplier is connected to the transfer input of the n / 2nd arithmetic logic unit of the second group of the device, one third of the control bus of the device is connected to the third groups of the input in all the arithmetic-logic unit blocks all groups except the first output unit arifmetikologicheskogo R s group device and the output () -x LSBs first arithmetic logic units of each group are vyhodmi device.
На чертеже представлена схема вычислительного п-разр дного устройства , где арифметико-логические блоки (АЛБ) - 1, регистр множител - 2, дешифраторы - 3, элементы И - 4, 5, коммутатор - 6, инфорглационные входы - 7, 8, управл ющие входы - 9, 10, 11, выход устройства - 12.The drawing shows a diagram of a computing p-bit device, where arithmetic logic units (ALB) - 1, multiplier register - 2, decoders - 3, elements I - 4, 5, switch - 6, informational inputs - 7, 8, control The inputs are 9, 10, 11, the device output is 12.
Кажда пара разр дов регистра множител подключена к двум входам дешифратора 3, на четырех выходах которого формируетс соответствую1ДИЙ код настройки дл данного параллельного АЛБ первой группы устройства . В зависимости от состо ни разр дов множител дешифраторы формируют коды настройки, соответственно равные функци м четырехразр дного АЛБ: О,А, 2А, А+В. Дл п/2 -го АЛБ первой группы устройства коды настройки дополнительно будут иметь еще функции А и В. Значени кодов настройки и функции АЛБ от значений разр дов множител показаны в таблице. На входы 7 и 8 могут поступать как разные числа А и В, так ij коды множимого: пр мой и со сдвигом вправо на один разр д.Each pair of bits of the register of the multiplier is connected to two inputs of the decoder 3, at the four outputs of which a corresponding tuning code is formed for the given parallel ALB of the first group of the device. Depending on the state of the bits of the multiplier, the decoders form setup codes, respectively, equal to the functions of the four-bit ALB: O, A, 2A, A + B. For p / 2-th ALB of the first group of the device, the setting codes will additionally have functions A and B. The values of the setting codes and the functions of the ALB from the values of the multipliers are shown in the table. The inputs 7 and 8 can come in as different numbers A and B, so ij multiplicable codes: direct and right-shifted by one bit.
Таким образом, при умножении на входы всех АЛБ первой группы устройства поступают коды А и А/Thus, when multiplying to the inputs of all ALB of the first group of the device, the codes A and A /
2. Соответственно дл функций четырехразр дного АЛБ это будет В и А. Значение Функции будет соответствовать функции . Следовательно, умножение двух чисел в предлагаемом умножителе осуществл етс на два разр да множител , каждое АЛБ первой группы устройства обрабатывает два частичных произведени , соответствующих разр дам множител . Поэтому дл дальнейшего сложени частичных произведений необходимо младшую сумму частичных произведений сдвинуть вправо на i разр дов по отношению к старшей полученной сумме частичных произведений .2. Accordingly, for four-bit ALB functions, this will be B and A. The value of the Function will correspond to the function. Consequently, the multiplication of two numbers in the proposed multiplier is carried out by two multipliers, each ALB of the first group of the device processes two partial products corresponding to the multiplier bits. Therefore, for further addition of partial products, it is necessary to shift the lower amount of partial products to the right by i bits with respect to the highest received sum of partial products.
Дл сложени частичных сумм и предназначены следующие группы устройства , управл югдие входы АЛЕ которых настроены при ут ножении на реализацию функции .To add partial sums, the following groups of devices are intended, the control of the wedge of the ALE inputs of which are configured at attenuation to implement the function.
Числа поступают в устройство в дополнительном коде, где стагжшй разр д - разр д знака.The numbers come into the device in an additional code, where the stagnant bit is the sign bit.
Работа устройства заключаетс в след тощем.The operation of the device consists in a lean track.
Умножение . В регистр множител записываетс значение кода множител , который, анализиру сь дешифраторами 3, превращаетс в коды настройки параллельных АЛБ первой группы устройства . На вход 9 подаетс код операции умножени . Одновременно с этим, на входы множимого 7 и 8 поступают коды множимого А и А/2 соответственно. Проход через все строки умножител , код множимого и его частичные суммы формируют на выходе устройства результат , который совместно с соответствующими выходами первых АЛБ каждой группы, как показано на чертеже, и с младшими разр дами множимого образуют полноразр дный результат произведени . Дл правильного формировани окончательного произведени через элементы И 4 на соответствующие входы параллельных АЛБ 1 каждой группы устройства поступает значание младшего разр да множимого в зависимости от значени соответствующего разр да множител . При необходимости можно с выхода умножит л снимать п-разр дньгй результат и 2п-разр дный результат. При , по алгоритму у ножени чисел, заданных в дополнительном коде, необходимо из конечной суммы произведени вычесть код множимого. Дл этого n/2-й дешифра тор вырабатывает коды настройки п/2 tsM АЛБ, указанные в таблице. При A-iO и , из алгоритма умножени чисел, основанного на ра ширении разр дной сетки, следует, что необходимо заполнить старшие разр ды каждого частичного произве дени символами .. В предложен ном умножителе это осуществл етс за счет подачи символа о вх ду 11 из УУ (не показанного на чер теже) / в те старшие разр ды АЛБ всех групп, кроме первой, которые равны сдвигу между входами А и В. Причем эта вырабатываетс в зависимости от знака множимого. Сдвиг вправо. В этом режиме-код числа поступа на входы АЛБ первой группы устройс ва с входов как 7, так и 8. В регистр 2 записываетс код настройки например, 000.. 10..00, благодар ко торому какой-либо дешифратор 3 выра батывает код настройки, равный или . Коды настройки дл управл ющих шин остальных групп устройст ва равны , где А или В равны нулю. Таким образом, наличие символ в одном из разр дов регистра 2 позвол ет осуществить сдвиг кода числа на любое число разр дов от 1 цо п. При этом результат сдвига снимает со старших разр дов умножител . В случае когда число прложительное или отрицательное, из УУ поступает соответственно О или осуществл тем самым обычный или модифицированный сдвиг вправо. Сдвиг влево. В этом режиме, как и в предыдущем , в регистр 2 записываетс управл ющее слово, например, 000. .10, .00. На управл ющие шины остальных групп устройства подаетс код настройки равный , где или А или В равны нулю. Результат сдвига влево от 1 до (п - 1) снимаетс с млад ших разр дов устройства. Сложение. Дл осуществлени режима сложени чисел, заданных в дополнительном коде, на входы 7 и 8 поступают соответственно числа А и В на управ л ющий вход 9 поступает код операции сложени , который разрешает про хождение через элемент 5 и коммутатор б сигнала, равного 16-му разр ду входов 7 и 8. При этом на вход И подаетс символ О В регистр 2 записываетс управл ющее слово, которое формирует под действием сигнала со входа 9 на выходе п/2-го дешифратора код настройки, рашный А+В. Полученный результат сложени , в виде (п + 1)-разр дного кода с выхода АЛБ первой строки поступает на вход А п/2-го АЛБ следующей группы, котора настроена на функцию передачи кода, т.е. , Далее процесс прохождени кода через остальные группы устройства будет аналогичен второй группе, коды настройки этих групп также будут равны . Результат сложени снимаетс с выхода старших разр дов устройства в дополнительном коде. Вычитание. Операци вычитани выполн етс аналогично операции сложени , но при этом n/2-й дешифратор вырабатывает код настройки, равный F A-B-1 с подачей на вход переноса п/2-го АЛБ первой группы устройства симвоТаким образом, как при сложении, так и при вычитании, на выходах устройства формируетс (п + 1)-разр дный код результата. Из описани работы устройства следует, что оно может выполн ть, кроме операции умножени чисел в дополнительном коде, также операции сложени , вычитани , модифицированные сдвиги вправо и сдвиг влево на 2 разр дов, а также логические операции , , . При усложнении п/2-го дешифратора множитель может выполнить полный набор арифметических и логических пераций. Дл выполнени операции ычитани (А-В) на вход п/2-го деифратора из управлени поступает игнал, которьй совместносо значеи ми разр дов множител , вырабатыает код настройки F A-B-1. Таблица де Х| - значение предыдущего разр да множител , Х|( - значение последующего разр да множител . Формула изобретени Вычислительное п-разр дное устройтво , содержащее регистр множитеп ,Multiplication. The multiplier register is written into the multiplier code value, which, analyzed by the decoder 3, is converted into setup codes for the parallel ALBs of the first group of devices. Input 9 is supplied with a multiplication operation code. At the same time, the multiplicand A and A / 2 codes enter the inputs of the multiplicand 7 and 8, respectively. Passing through all the multiplier lines, the multiplicand code and its partial sums form the result at the device output, which, together with the corresponding outputs of the first ALB of each group, as shown in the drawing, and with the lower digits of the multiplicator, form the full-size result of the product. In order to correctly form the final product, through the elements AND 4, the corresponding inputs of the parallel ALB 1 of each group of the device receive the value of the lower bit multiplicative depending on the value of the corresponding bit of the multiplier. If necessary, you can multiply from the output and remove the n-bit dngy result and the 2n-bit result. When, according to the algorithm, the numbers given in the additional code are necessary, subtract the multiplicand code from the final sum of the product. For this, the n / 2th decryptor generates tuning codes n / 2 tsM ALB indicated in the table. With A-iO and, from the algorithm of multiplying numbers based on the expansion of the discharge grid, it follows that it is necessary to fill the higher bits of each partial product with symbols. In the proposed multiplier, this is done by supplying a symbol of input 11 of A VU (not shown in the drawing) / into those senior bits of the ALB of all groups, except the first, which are equal to the shift between the inputs A and B. And this is generated depending on the sign of the multiplicand. Shift right. In this mode, the code of the number of inputs to the ALB inputs of the first group of the device from the inputs of both 7 and 8. Register 2 records the setting code, for example, 000 .. 10..00, due to which some decoder 3 generates a code settings equal to or. The setting codes for the control buses of the remaining device groups are equal, where A or B are zero. Thus, the presence of a character in one of the bits of register 2 allows the code of a number to be shifted by any number of bits from 1 to n. At the same time, the result of the shift removes the multiplier from the higher bits. In the case when the number is positive or negative, from CU it is received according to O or, thereby making the usual or modified shift to the right. Shift left. In this mode, as in the previous one, a control word is written to register 2, for example, 000. .10, .00. The control buses of the other device groups are given a setup code equal to where either A or B is zero. The result of the left shift from 1 to (n - 1) is removed from the lower bits of the device. Addition. To implement the addition mode of the numbers specified in the additional code, inputs 7 and 8 receive, respectively, the numbers A and B, control input 9 receives the addition operation code, which allows passage through element 5 and switch b of the signal equal to 16th For inputs 7 and 8. At the same time, an O character is sent to input O of register 2; a control word is written, which, under the action of the signal from input 9 at output n / 2 of the decoder, sets up a different A + B code. The result of the addition, in the form of (n + 1) -disk code from the output of the ALB of the first line, is fed to the input A of the p / 2nd ALB of the next group, which is configured for the code transfer function, i.e. Then the process of passing the code through the other groups of the device will be similar to the second group, the settings codes of these groups will also be equal. The result of the addition is removed from the output of the higher bits of the device in the additional code. Subtraction. The subtraction operation is performed in the same way as the addition operation, but the n / 2th decoder generates a setup code equal to F AB-1 with the input to the transfer input of the second-ALB of the first group of the device in a similar way. subtraction, a (n + 1) -discharge result code is generated at the outputs of the device. From the description of the operation of the device, it follows that it can perform, in addition to the multiplication of numbers in the additional code, also the operations of addition, subtraction, modified shifts to the right and left shift by 2 bits, as well as logical operations,,. With the complication of p / 2 th decoder, the multiplier can perform a full set of arithmetic and logical operations. To carry out the operation of reading (А-В), the input receives an input from the control, which, together with the values of the multiplier bits, generates the setting code F A-B-1. Table de X | - the value of the previous bit multiplier, X | (- the value of the subsequent bit multiplier. Invention formula Computing n-bit device containing the register multiplier,
n/2 элем итов и, n/2 дешифраторов, К групп п/2 арифметико-логических блоков, в каждой группе с разр дностью п + ( - 1), где (К - , ,...,n), причем перВЕлй вход i-ro элемента И соединен .с (21 - 1)-ым выходом регистра множител (где ,4,. .. ,п), входы п/2 дешифраторов соединены с выходакш регистра множител , отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет выполнени операций сложение, вычитание, сдвига вправо , сдвига влево, в него введен (п/2 + 1)-ый элемент И, коммутатор, причем первый разр д первой информационной шины разр дностью п-устройства соединен со вторыми входами п/2 элементов И, выходы которых соединены со входами 1лладших разр дов первых групп входов каждого арифметико-логического блока в каждой группе устройства, начина со второй выход I-гбдешифратора соединен (J ,... ,п/2 ) с управл ющим входом -го арифметико-логического блока первой группы, входам со второго по п-й первой группы входов которого соединены с соответствуюьщми разр дами второй информационной шины разр дностью п устройства, перва информационна шина разр дностью п которого соединена с первьм,. .., п-м входами ji -го арифметико-логического блока первой группы, п-ый разр д второй информационной шины разр дностью п устройства соединен с первьам входом (п/2 + 1)-го элемента И, перва управл юща шина устройства соединена с управл ющими входами п/2-го дешифратора , коммутатора и вторым входом (п/2 + 1)-го элемента И, первый и второй входы коммутатора соответственно соединены с п-ым и (п - 1) разр дами первой информационной шины разр дностью п устройства, выходс (п + 1)-ым входом первой группыn / 2 elements and, n / 2 decoders, K groups n / 2 arithmetic logic units, in each group with a width of n + (- 1), where (K -,, ..., n), and The input of the i-ro element I is connected. With (21 - 1) -th output of the multiplier register (where, 4, ..., p), the inputs of the p / 2 decoder are connected to the output of the multiplier register, characterized in that the functionality of the device by performing the operations of addition, subtraction, right shift, left shift, an (I / 2 + 1) -th element I, a switch is inserted into it, with the first bit of the first information bus being bit This n-device is connected to the second inputs of the p / 2 elements And, the outputs of which are connected to the inputs of the first bits of the first groups of inputs of each arithmetic logic unit in each group of the device, starting from the second output of the I-GB decoder (J, ..., p / 2) with the control input of the ith arithmetic logic unit of the first group, the inputs from the second to the nth first group of inputs of which are connected to the corresponding bits of the second information bus of the n size of the device, the first information bus of the n size of which is connected pervm ,. .., the nth inputs of the ji-th arithmetic logic unit of the first group, the n-th digit of the second information bus with the size of n device is connected to the first input (n / 2 + 1) -th element And the first control bus of the device connected to the control inputs of the p / 2nd decoder, the switch and the second input (n / 2 + 1) -th element AND, the first and second inputs of the switch are respectively connected to the n-th and (n - 1) bits of the first information bus by the size n of the device, the output (n + 1) -th input of the first group
входов арифметико-логического блока первой группы, (п + 1)-ый вход второй группы входов которого соединен с выходом (п/2 + 1)-го элемента И, выходы (2т - 1) арифметикологических блоков Е -ой группы устройства (т:-1, . . .,п/2) соединены с первой группой (1+1) входов арифметико-логического блока со сдвигом вправо на 2/ разр дов каждого арифO метико-логического блока ( f + 1)-ой группы устройства, выходы 2т арифметико-логических блоков -ой группы устройства соединены со второй группой входов арифметико-логичес5 кого блока со сдвигом на 2 разр дов влево каждого арифметико-логического блока (6 + 1)-ой группы устройства , выход младшего разр да (2т - 1)-го арифметико-логическогоthe inputs of the arithmetic logic unit of the first group, (n + 1) -th input of the second group of inputs of which is connected to the output (n / 2 + 1) -th element AND, the outputs (2m - 1) of the arithmeticological units of the E-th device group (t : -1, ..., p / 2) are connected to the first group (1 + 1) of the inputs of the arithmetic logic unit with a shift to the right by 2 / bits of each arithmetic unit of the (f + 1) -th group of the device, the 2t outputs of the arithmetic logic units of the i-th device group are connected to the second group of inputs of the arithmetic logic unit with a shift of 2 bits to the left each of the arithmetic logic unit (6 + 1) group of the device, the output of the low-order bit (2m - 1) -th arithmetic logic unit
Q блока первой группы устройства подключен к первому входу соответствующего разр да каждого арифметико-логического блока (6 + 2)-ой группы устройства, управл ющие входаз каждоe ГО арифметико-логического блока в f-й группе устройства, кроме первой, объединены и подключены ко второй управл ющей шине устройства, выход п-го разр да регистра множител подключен ко входу переноса The Q block of the first group of devices is connected to the first input of the corresponding bit of each arithmetic logic unit (6 + 2) group of the device that controls the inputs for each GO arithmetic logic unit in the f-th device group, except the first one, are combined and connected to the second control bus of the device, the output of the n-th register bit of the multiplier is connected to the transfer input
арифметико-логического блока второй группы устройства, треть управл юща шина устройства подключена к третьим группам входов всех арифметико-логических блоков всех групп the arithmetic logic unit of the second group of devices; a third control bus of the device is connected to the third input groups of all arithmetic logic units of all groups
5 устройства, креме первой, выход арифметико-логического блока -ой группы устройства и выходы (2 )-х младших разр дов первых арифметикологических блоков каждой группы в0 л ютс выходамиустройства.5 of the device, the cream of the first, the output of the arithmetic logic unit of the ith group of the device and the outputs of the (2) minus bits of the first arithmetic unit of each group enter the output of the device.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1. Карцев М.А. Арифметика цифровых машин , 1969,-451.1. Kartsev M.A. Arithmetic of digital machines, 1969, -451.
52. IEEE Transactions on fompu52. IEEE Transactions on fompu
ters Sept 1975 г./ pp. 932-935.ters Sept. 1975 / pp. 932-935.