Claims (3)
(54) ЦИФРОВОЕ ФАЗОСДВИГАЮЩЕЕ УСТРОЙСТВО первой группы элементов задержки за исключением первого из них, первый, второй и третий триггеры, первый и второй элементы И, первый и третий элементы ИЛИ, причем вход установки в 1 первого триггера соединен с входным зажимом устройства и с рервыми входами первого, и второго элементов И, вход установки в 0 с входами первых элементов групп элементов И блокировки и передачи сигналов и первой группы элементов задержки, а инверсный выход - с объединенными входами группы элемен тов и блокировки, входы УСТёШОВКИ в вт.орого и третьего триггеров объединены и подключены к управл ющему входу устройства и к первому входу первого элемента ИЛИ, инверсный выход второго триггера соединен с вторым входом второго элемента И, инверсный выход третьего три Ьгера т с объединенными входами элементов группы элементов И передачи сигнало а ВХОД установки в О - с объединенными входами установки в первого триггерного регистра и с входным зажимом устройства, выходы первой группы элементов задержки подключены к первым входам элементо групп элементов И передачи сигналов и блокировки за исключением первого , первый вход второй группы элементов задержки подсоединен к выходу первого элемента И, второй вход которого св зан с выходом второго элемента ИЛИ, введены второй триггерный регистр, втора группа элементов И передачи сигналов, группа элементов И выделени пр мого кода группа элементов И выделени инверсного кода и элемент задержки. Причем управл ющий вход устройства подсоединен к входам установки в О второго триггерного регистра и через элемент задержки к первым входам второй группы элементов И передачи сигналов, вторые входы которых св заны с соответствующими выходами первого триггерного регист ра, выходы второй группы элементов И передачи сигналов подключены к входам установки в второго триггерного регистра, пр мые выходы которого подсоединены к входам второго элемента ИЛИ и к первым входам группы элементов И выделени пр моrcj «года, а инверсные - к первым входам группы элементов И .выделени инверсного кода, выходы группы эле ментов И выделени инверсного кода подключены соответственно к второму и последующим входам первого элемен та ИЛИ, выход которого св зан с выходным зажимом устройства, выходы группы элементов И выделени пр мо го кода подсоединены к второму и последующим входам второй группы элементов задержки, вторые входы 34 элементов И в группе элементов И выделени пр мого кода и элементов И в группе элементов И выделени инверсного кода подключены к соответствующим выходам втфрой группы элементов задержки за исключением последнего, подсоединенного к первому входу третьего элемента ИЛИ, второй вход которого св зан с / выходом последнего элемента И в группе элементов И выделени инвероного кода, а выход подключен к входу первого элемента ИЛИ. Функциональна схема цифрового фазосдвигающего устройства представлена на чертеже. В состав устройства вход т группы элементов задержки 1/ 2, триггерные регистры 3, 4, триггеры 5, 6, 7, группа элементов И блокировки 8, группы элементов И передачи сигналов 9-, 10, группа элементов И выделени пр мого кода 11, группа элементов И выделени инверсного, кода 12, элементы И 13, 14, элементы ИЛИ 15-17, элемент задержки 18, Устройство работает следующим образом . В исходном состо нии триггеры и триггерные регистры обнулены. При подаче входного сигнала на входной зажим 19 триггер 5 переводитс в сос то ние , триггер 7 и триггеры регистра 3 подтверждаютс в нулевом состо нии, на выходной зажим 20 через открытый элеме«т И 14 и элемент ИЛИ 15 проходит сигнал. Через врем , определ емое первым элементом задержки в группе элементов задержки 1, на ее первом выходе по вл етс сигнал, который переводит триггер 5 в нулевое состо ние. При этом элементы группы элементов И блокировки 8 отпираютс , сигнал с выхода первого элемента задержки в группе 1 проходит через открытый первый элемент И в группе элементов 9 на вход первого триггера в группе 3, перевод его в состо ние 1 и на вход следующего элемента эадержки в группе 1. Далее осуществл етс последовательна задержка сигнала в группе 1 и выработка на последующих выходах этой группы сигналов, под действием которых триггеры регистра 3 последовательно по мере продвижени выходного сигнала через цепочку элементов задержки перевод тс в состо ние . Таким образом, в каждый данный момент информаци , записанна в триггерномрегистре 3, характеризует временное положение задержанного входного сигнала регистра 3. Обычно суммарное врем задержки в первой группе элементов задержки выбираетс не меньшим минимального периода входного сигнала. Поэтому в общем случае при поступлении следующего входного сигнала может иметь место распространение через элементы задержки группы 1 предыдущего входного сигнала. Но с по влением кгикдого нового входного сигнала в соответствии с принципом действи предложенного устройства схема должна природитьс в исходное состо ние. fSfin этой цели служат триггер 5 и группа элементов И блокировки 8, С подачей следующего входного сиг наша триггер 5 переводитс в состо ние , в результате чего элемен ты И в группе 8 запираютс и распространение сигнала через цепочку элементов задержки в группе 1 блокируетс .. Одновременно триггеры регистра 3 устанавливаютс в нулевое состо ние , так как входной сигнал поступает на их входы установки в О I Поскольку необходимо обеспечить задержку входного сигнала в группе 1 элементов задержки каждый раз с |момента его подачи, то очевидно должно осуществл тьс и деблокирова ние цепей подачи задерживаемого вхо |ного сигнала. Это осуществл етс пу 1тем перевода триггера 5 в состо ние 0 под действием сигнгша с выход первого элемента задержки в группе Ц. До поступлени на вход 21 сигна ла, управл ющего сдвигом фазы входной импульсной последовательности, описанный виде процесс повтор етс . С посту 1лением каждого последующего входного сигнала происходит блокиро . ванне цепей передачи предшествующег сигнала в группе элемейтов задержки 1 с последующим деблокированием их, установка в исходное нулевое состо ние триггеров регистра 3, а также выдача сигнала на выход устройства . Причем на выходе устройств последовательность импульсов повтор ет входную последовательность. При подаче первого управл ющего сдвигом фазы сигнала на вход 21 он проходит на выход устройства через элемент ИЛИ 15, триггеры регистра 4 подтверждаютс в нулевом состо нии, а триггеры 6 и 7 перевод тс в сост ние . При этом элемент И 14 запираетс ; дл прохождени входных сигнсшов на выход устройства, элеме ты И в группе элементов 9 запираютс дл сигналов с выходов группы эле (jyjeHTOB задержки 1, в тpиггJppoм регистре 3 фиксируетс информаци , характеризующа врем задержки вход ного сигнала в момент подачи управл ющего сигнала,После подачи управл ющего сигнала через врем задержки, редел емое элементом задержки 18, информаци , зафиксированна в регистре 3, переписываетс через группу элементов И 10 в триггерный регистр 4, где запоминаетс . При записи значащей информации в триггреный регистр 4 на выходе элемента ИЛИ 16 воспроизводитс высокий уровень сигнала, в результате чего элемент И 13 отпираетс дл входных сигналов. С поступлением следующего входного сигнала он проходит через открытый элемент И 13 на первый вход группы элементов задержки 2 и далее на выход первого элемента задержки в этой группе. Задержанный сигнал с первого выхода группы элементов 2 подаетс на входы первых элементов И в группах 11 и 12. В случае наличи единицы во втоом триггере регистра 4 сигнал проходит на вход второго элемента заержки в группе 2. В случае нулевого «состо ни второго триггера сигнал проходит через второй элемент И в группе 12 на вход элемента ИЛИ 15 и далее на выход устройства.При это1 сигналы с последнего выхода группы 2 с выхода последнего элемента И в группе 12 через элемент ИЛИ 17 и алее через элемент ИЛИ 15 проходит на выход устройства. В общем случае входной сигнал проходит через элементы задержки группы 2, св занные по входу через элементы И группы 11 с триггерами регистра 4, которые наход тс в единичном состо нии. Как показано выше, характер информации на триггерах регистра 4 заключаетс в том, что определенное количество триггеров, начина слева, находитс в состо нии Ч, а остальные - в нулевом состо нии. Причем количество триггеров, наход цихс в состо нии , характеризует необходимую величину задержки входного сигнала. Наличие каждого триггера регистра 4 говорит о необхов состхэ нии . димости задержки сигнгша на величину , определ емую одним элементом задержки в группе (54) DIGITAL PHASE SHIFT DEVICE of the first group of delay elements except for the first one, the first, second and third triggers, the first and second elements AND, the first and third elements OR, and the installation input in 1 of the first trigger is connected to the input terminal of the device and with the first the inputs of the first and second elements And, the input setting to 0 with the inputs of the first elements of the groups of elements And blocking and transmitting signals and the first group of delay elements, and the inverse output - with the combined inputs of the group of elements and blocking, the inputs VKI in the second and third triggers are combined and connected to the control input of the device and to the first input of the first element OR, the inverse output of the second trigger is connected to the second input of the second element I, the inverse output of the third three generator with the combined inputs of the elements of the group And transmission Signal and INPUT of the installation in O - with the combined inputs of the installation in the first trigger register and with the input terminal of the device, the outputs of the first group of delay elements are connected to the first inputs of the element groups of the transmission And signals and blocking except for the first, the first input of the second group of delay elements is connected to the output of the first element AND, the second input of which is connected with the output of the second element OR, the second trigger register is entered, the second group of signals AND transmission elements, the group of AND selection of the forward code element group & inverse code selection and delay element. Moreover, the control input of the device is connected to the installation inputs in O of the second trigger register and through a delay element to the first inputs of the second group of elements of the signal transmission, the second inputs of which are connected to the corresponding outputs of the first trigger register, the outputs of the second group of elements of the transmission of signals are connected to the inputs of the setup in the second trigger register, the direct outputs of which are connected to the inputs of the second OR element and to the first inputs of the group of elements AND the selection of the direct "year", and the inverse - to the first Odam group of elements AND. allocation of inverse code, outputs of group of elements AND allocation of inverse code are connected respectively to the second and subsequent inputs of the first OR element, the output of which is connected with the output terminal of the device, outputs of group of elements And selection of the direct code are connected to the second and the subsequent inputs of the second group of delay elements, the second inputs of the 34 elements And in the group of elements And the selection of the direct code and the elements And in the group of elements And the selection of the inverse code are connected to the corresponding outputs in the square a group of delay elements with the exception of the last one connected to the first input of the third OR element, the second input of which is associated with the / output of the last element AND in the group of AND elements of the selection of the inversion code, and the output is connected to the input of the first OR element. The functional diagram of the digital phase shifter is shown in the drawing. The device includes groups of delay elements 1/2, trigger registers 3, 4, triggers 5, 6, 7, group of elements And blocking 8, groups of elements And signaling 9, 10, group of elements And allocation of direct code 11, the group of elements And the selection of the inverse code 12, the elements AND 13, 14, the elements OR 15-17, the delay element 18, the device operates as follows. In the initial state, the triggers and trigger registers are set to zero. When the input signal is applied to the input terminal 19, the trigger 5 is transferred to the state, the trigger 7 and the triggers of the register 3 are confirmed in the zero state, to the output terminal 20 through the open element 14 and the element 15 passes the signal. After a time determined by the first delay element in the group of delay elements 1, a signal appears at its first output, which triggers the trigger 5 to the zero state. In this case, the elements of the group of elements And blocking 8 are unlocked, the signal from the output of the first delay element in group 1 passes through the open first element And in the group of elements 9 to the input of the first trigger in group 3, to transfer it to state 1 and to the input of the next element to group 1. Next, the signal is sequentially delayed in group 1 and the subsequent outputs of this group produce signals, under the action of which the triggers of register 3 are successively as the output signal moves through the chain of delay elements n Converted to state. Thus, at any given moment, the information recorded in the trigger register 3 characterizes the temporal position of the delayed input signal of register 3. Typically, the total delay time in the first group of delay elements is chosen to be no less than the minimum period of the input signal. Therefore, in the general case, when the next input signal arrives, propagation through the delay elements of group 1 of the previous input signal may occur. But with the appearance of a new input signal, in accordance with the principle of operation of the proposed device, the circuit should be reset to the initial state. fSfin this purpose serves as a trigger 5 and a group of elements And blocking 8, With the supply of the next input signal, our trigger 5 is transferred to a state, as a result of which the elements of And in group 8 are blocked and signal propagation through the chain of delay elements in group 1 is blocked. the triggers of register 3 are set to the zero state, since the input signal arrives at their installation inputs in O I Since it is necessary to ensure the delay of the input signal in group 1 of the delay elements each time | to be carried out and of the feed retentate deblokirova WMOs chains | Nogo signal. This is accomplished by pulling the trigger 5 into state 0 under the action of the signal from the output of the first delay element in group C. Before the 21 signal that controls the phase shift of the input pulse sequence arrives at the input, the described process repeats. With the post of each subsequent input signal, a block occurs. the bath of the transmission chains of the preceding signal in the group of delay elements 1 and their subsequent release, the resetting of the triggers of register 3 to the initial zero state, and the output of the device output signal. Moreover, at the output of the device, a sequence of pulses repeats the input sequence. When the first phase-shift control signal is applied to the input 21, it passes to the output of the device through the OR element 15, the triggers of register 4 are confirmed in the zero state, and the triggers 6 and 7 are set to state. In this case, the element And 14 is locked; for passing the input signals to the output of the device, the elements of And in the group of elements 9 are locked for signals from the outputs of the ele group (jyjeHTOB delay 1, the trig Jpp register 3 records information that characterizes the delay of the input signal at the moment of supplying the control signal, After the control After a time delay determined by delay element 18, the information recorded in register 3 is rewritten through a group of elements AND 10 to the trigger register 4, where it is stored. When writing meaningful information to triggered registration p 4 at the output of the element OR 16 reproduces a high level of the signal, causing the element And 13 to be unlocked for the input signals. With the next input signal, it passes through the open element And 13 to the first input of the group of delay elements 2 and then to the output of the first delay element this group. The delayed signal from the first output of the group of elements 2 is fed to the inputs of the first AND elements in groups 11 and 12. In the case of a unit in the second trigger of register 4, the signal passes to the input of the second hold element in group 2. In the case of e zero "state of the second trigger signal passes through the second element AND in group 12 to the input of element OR 15 and further to the output of the device. When this1 signals from the last output of group 2 from the output of the last element AND in group 12 through the element OR 17 and further through the element OR 15 passes to the output of the device. In the general case, the input signal passes through the delay elements of group 2, connected at the input through the elements AND of group 11 to the triggers of register 4, which are in the unit state. As shown above, the nature of the information on the triggers of register 4 is that a certain number of triggers, starting from the left, are in the H state, and the rest are in the zero state. Moreover, the number of triggers found in the state, characterizes the required value of the input signal delay. The presence of each trigger of register 4 speaks of a necessity. the delay of the signaling by an amount determined by one delay element in the group
2. Величины з адержки , oбecпeчивaeNыe каждым элементом Зсщержки в группах 1 и 2, одинаковы. Таким образом, о достижении в процессе задержки в группе 2 входным сигналом элементов И в группах 11 и 12, св занных с триггером регистра 4, наход щимс в состо нии О, дальнейшее его продвижение в группе 2 прекращаетс и он проходит на выход. На выходе устройства по вл етс сдвинута по фазе последовательность импульсов, поскольку с подачей каждого последующего входного сигнала описанный процесс повтор етс и осуществл етс задержка входного сигнала на величину, определ емую информацией, записанной в регистре 4, котора сохран етс в нем до.поступлени следующего сигнала , на вход 21. Функцйонировакие части схемы,включающей в себ группу элементов 1,группу элементов 9,триггерный регистр 3, осуществл етс аналогично описанному выше до момента поступлени первого управл ющего сигнала.С подачей втор управл ющего сигнала информаци в регистре 4 .стираетс и в него записываетс зафиксированна в регист ре 3 в момент подачи управл ющего сигнала информаци . Далее процесс повтор етс аналогично описанному выше. Таким образом, информаци , фиксируема в триггерном регистре 3, характеризует собой количество элементов задержки в группе 1, которое прошел входной сигнал в процессе продвижени через них от момента его подачи до момента поступлени управл ющего сигнала, т.е. временно сдвиг между ними. Далее эта ичформаци передаётс в регистр 4, где запоминаетс , а входной сигнал за-, держиваетс в группе 2 на врем , определ емое количеством элементов задержки, которое содержитс в информации , записанной в регистре 2. The costs of support, guaranteed by each element of the test in groups 1 and 2, are the same. Thus, when the input signal of the elements AND in groups 11 and 12 connected with the register 4 trigger, which are in the state O, is reached in the process of delay, its further promotion in group 2 stops and it passes to the output. A sequence of pulses appears in the output of the device, since with each subsequent input signal applied, the described process repeats and delays the input signal by the amount determined by the information recorded in register 4, which is stored in it until the next signal arrives. signal, to the input 21. The functional part of the circuit, including the group of elements 1, the group of elements 9, the trigger register 3, is carried out similarly to that described above until the first control it signala.S supplying a second control signal information in the register 4 .stiraets and it is recorded in the registers of zafiksirovanna D 3 at the time the control information signal. Further, the process is repeated as described above. Thus, the information recorded in the trigger register 3 characterizes the number of delay elements in group 1 that passed the input signal in the process of advancing through them from the moment it was delivered until the moment when the control signal arrived, i.e. temporarily shift between them. This information is then transferred to register 4, where it is stored, and the input signal is held in group 2 for the time determined by the number of delay elements contained in the information recorded in register
3. Поскольку врем задержки, определ емое , каждым элементом задержки в группах 1 и 2, одинаково, то и врем задержки входного сигнала в груп пе 2 равно временному сдвигу между .входньм и управл ющим сигналами. Следовательно, в данном случае на выходе устройства имеетс последовательность импульсов с измен емо фазой, котора регулируетс с помощью управл ющих сигналов, подаваемых на один из входов устройства. Предлагаемое устройство по сравнению с известными характеризуетс более высокими быстродействием и точностью. Это обусловлено тем, что в нем на выработку выходной последо тельности с измененной фазой не тре етс никаких затрат времени,посколь ( управл ющий сигнал проходит сразу ж на выход устройсТйа., обознача собой йовую последовательность импуль сов, а все последующие импульсы вырабатываютс путем сдвига входных импульсов, обеспечиваемого устройст вом, на величину сдвига между вход ным и управл ющим импульсами. Преимущества данного устройства про вл ютс в основном в случав измене ни фазы высокочастотных, импульсных последовательностей, когда счетноимпульсные методы не приемлемы. Гоч ность устройства существенно повыша:етс за счет уменьшени динамиче кой составл ющей, так как вр м об работки сведено к нулю. В известных устройствё1Х требует определенное врем дл изменени фазы с момента подачи управл ющего сигнала, определ емое несколькими тактами. Использование новых элементов и св зей выгодно отличает п|)едлагаем устройство от известных, так как в нем практически; сведено к нулю врем , необходимое дл сдвига фазы высокочастотной импульсной последовательности , а также существенно уменьшена динамическа составл юща погрешности. Указанные факторы существенно увеличивают сферу применени устройства в импульсной и измерительной технике, автоматике и вычислительной технике. Формула изобретени Цифровое фазосдвигающее устройство , содержащее первую и вторую группы элементов задержки, первый триггерный регистр, входы установки в 1 которого подключены к выходам перврй группы элементов И передачи сигналов, группу элементов И блокировки, выходы которых прдсоединены к входам первой группы элементов задержни за исключением первого из них, первый, второй и третий триггеры, первый и второй элементы И, первый, второй и третий элементы ИЛИ, причем вход установки в 1 первого триггера соединен с. входным зажимом устройства и с первыми входами первого и второго элементов И, вход установки в ос входами первых элементов групп элементов И блокировки и передачи сигналов и первой группы элементов задержки, а инверсный выход - с объединенными входами группы элементов И блокировки, входы установки в 1 второго и третьего триггеров объединены и под ключ ы к управл ющему входу устройства и к первому входу первого элемента ИЛИ, инверсный выход второго триггера соединен с вторым входом второго элемента И, инверсный выход третьего триггера с объединенными входами элементов группы элементов И передачи сигнгшов, а вход установки в О - с объединенными входами установки в Oj первого триггерного регистра и с входным зажимом устройства, выходы первой группы элементов задержки подключены к первым входам элементов групп элементов И передачи сигналов И блокировки за исключением первого, первый вход второй группы элементов задержки подсоединен к выходу первого элемента И, второй вход которого св зан с выходом второго элемента ИЛИ, отличающеес тем, / что, с целью повышени быстродействи и точности устройства, в него введены второй триггерный регистр ,i втора группа элементов И передачи сигналов, группа элементов И выделени пр мого кода, группа элементов И выделени инверсного кода и элемент задержки, причем управл юпднй вход устройства подсоединен к установки в О второго триггерного регистра и через элемент задержки к первымвходам второй ti yftпы элементов И передачи сигналов.3. Since the delay time determined by each delay element in groups 1 and 2 is the same, the delay time of the input signal in group 2 is equal to the time shift between the input and control signals. Consequently, in this case, at the output of the device there is a sequence of pulses with variable phase, which is regulated by means of control signals supplied to one of the inputs of the device. The proposed device in comparison with the known is characterized by higher speed and accuracy. This is due to the fact that it does not waste any time in producing a output phase with a changed phase, since (the control signal passes immediately to the output of the device, denoting a sequence of pulses, and all subsequent pulses are generated by shifting the input pulses provided by the device, by the amount of shift between the input and control pulses. The advantages of this device are manifested mainly in the case of a change in the phase of high-frequency, pulse sequences, when counting impulse methods are not acceptable. The device’s accuracy is significantly increased by reducing the dynamic component, since the processing time is reduced to zero. In known devices, 1X requires a certain time to change the phase from the moment the control signal is applied, which is determined by several The use of new elements and communications distinguishes between | and | we choose the device from the known, since it is practically in it; the time required for the phase shift of the high-frequency pulse sequence is reduced to zero, and the dynamic component of the error is also significantly reduced. These factors significantly increase the scope of application of the device in the pulse and measurement technology, automation and computing technology. DETAILED DESCRIPTION OF THE INVENTION A digital phase shifter comprising first and second groups of delay elements, a first trigger register whose installation inputs in 1 are connected to the outputs of the first group of elements And signal transmissions, a group of And interlocks whose outputs are connected to the inputs of the first group of delay elements except for the first of them, the first, second and third triggers, the first and second elements AND, the first, second and third elements OR, and the installation input in 1 of the first trigger is connected to. the input terminal of the device and with the first inputs of the first and second elements I, the input of the installation into the axes of the inputs of the first elements of the groups of elements of the interlocking and transmission of signals and the first group of delay elements, and the inverse output with the combined inputs of the group of elements of the interlocking, the inputs of the installation into 1 second and the third flip-flops are connected to the control input of the device and to the first input of the first element OR, the inverse output of the second trigger is connected to the second input of the second element AND, the inverse output of the third trigger the combined inputs of the elements of the group of elements And the transfer of the singgshov, and the input of the installation in O - with the combined inputs of the installation in Oj of the first trigger register and with the input terminal of the device, the outputs of the first group of delay elements are connected to the first inputs of the elements of the groups of elements And transmission of the signals And blocking except the first The first input of the second group of delay elements is connected to the output of the first element AND, the second input of which is connected with the output of the second element OR, characterized in that / in order to increase the speed type and accuracy of the device, a second trigger register is entered into it, i is the second group of elements AND signal transmission, the group of AND selection of the direct code, the group of elements AND of the selection of the inverse code and the delay element, and the control input of the device is connected to the installation O of the second trigger register and through the delay element to the first inputs of the second ti yftpy elements And signal transmission.