эмиттеры этих транзисторов - с выходом дополнительного генератора токов. Структурна электрическа схема интегратора изображена на чертеже. Интегратор содержит первый 1, второй 2, дополнительные первый 3, второй 4, третий 5, четвертый 6 транзисторы, первый 7, второй 8 и дополнительные первый 9 и второй 10 диоды, дозирующие первый II и второй 12 конденсаторы, накопительный конденсатор 13, генераторы 14 и 15 тока и источник 16регулируемого напр жени . Источник 17 неинвертированных тактовых импульсов, источник 18 инвертированных тактовых импульсов и источник 19 информационных импульсов формируют импульсные последовательности , необходимые дл работы схемы . Работает интегратор следующим образом . Транзисторы 3 и 4 образуют токовый переключатель , управл емый источником 19 информационных импульсов. Если на выходе источника 19 логическа «1, то открыт транзистор 3, а транзистор 4 закрыт. Логический «О на выходе источника 19 запирает транзистор 3 и открывает транзистор 4. Посто нный ток /, формируемый генератором 14 тока, зар жает соответственно либо дозирующий конденсатор И емкостью С+, либо дозирующий конденсатор 12 емкостью С-. Однако зар д конденсаторов возможен только тогда, когда источник 17 находитс в состо нии логического «О, а источник 18 - в состо нии «1. Рассмотрим случай, когда источник 19 в состо нии «1. В этом случае ток / посто нно течет через транзистор 3. В течение половины периода тактовой частоты /т источник 17находитс в состо нии «1 и конденсатор И разр жаетс по цепи: источник 17, диод 9, диод 7 и накопительный конденсатор 13. Далее источник 17 переключаетс в состо ние «О и начинаетс зар д конденсатора 11 током / (диод 9 закрыт). Зар д QA, полученный конденсатором 11, Т равен , где т:- (длительность отрицательного импульса на выходе источника 17). В следующий такт происходит распределение накопительного зар да QA между дозирующим И и накопительным 13 конденсаторами и увеличение напр жени на накопительном конденсаторе 13 с емкостью Ci на величину ступени квантовани а+ С,-hC С, +С+ С+ Рассмотрим теперь другой случай, когда на выходе источника 19 посто нно поддерживаетс логический «О. В течение половины периода тактовой частоты (истб1}нйК 18в состо нии «О) конденсатор 12 разр жаетс по цепи: источник 18, транзистор 2, накопительный конденсатор 13. В это врем диод 8 закрыт, диод 10 открыт и ток / течет через источник 17. Во вторую половину периода тактовой частоты (источник 18 в состо нии «1) диод 10 закрыт, диод 8 открыт и конденсатор 12 зар жаетс током / по цепи: источник 18, диод 8, транзистор 4, генератор 14 тока. Зар д QB, полученный конденсатором 12, равен QB I. В следующий такт происходит передача зар да QB в конденсатор 13, при этом напр жение на нем уменьшаетс на одну ступень квантовани а °- - (2) Как сно из уравнений (1) и (2), абсолютна величина положительной ступени квантовани несколько меньше величины отрицательной ступени. Дл устранени этого недостатка достаточно внести некоторую асимметрию токов зар да конденсаторов И и 12, обеспечиваемую дополнительными транзисторами 5 и 6, дополнительным генератором 15 тока и источником 16 регулируемого напр жени . Генератор вырабатывает ток, который аспредел етс между дополнительными транзисторами 5 и 6. Через транзистор 5 протекает ток /i, а через транзистор 6 - ток /g. Коллектор транзистора 5 присоединен к коллектору транзистора 3, коллектор транзистора 6 - к коллектору транзистора 4. При логической «1 на выходе источника 19конденсатор 11 зар жаетс током /+/i, а конденсатор 12 -.током /g. Тогда зар д конденсатора 11 равен QA (/+A), а зар д конденсатора 12 . Величина положительной ступени квантовани а- + с,+с, с--(+А) + Cj +С При логическом «О на выходе источника 19 конденсатор 12 получает зар д Зв( + Л), конденсатор 11-зар д, равный QA ЛThe emitters of these transistors are with the output of an additional current generator. The structural electrical circuit of the integrator is shown in the drawing. The integrator contains the first 1, second 2, additional first 3, second 4, third 5, fourth 6 transistors, first 7, second 8 and additional first 9 and second 10 diodes metering the first II and second 12 capacitors, storage capacitor 13, generators 14 and 15 current and 16 adjustable voltage source. The source 17 of non-inverted clock pulses, the source 18 of inverted clock pulses and the source 19 of information pulses form the pulse sequences necessary for the operation of the circuit. The integrator works as follows. Transistors 3 and 4 form a current switch controlled by a source of 19 information pulses. If the output of source 19 is logic "1, then transistor 3 is open, and transistor 4 is closed. A logical "O at the output of the source 19 closes the transistor 3 and opens the transistor 4. The constant current / generated by the current generator 14 charges respectively either the metering capacitor AND with a capacity of C + or the metering capacitor 12 with a capacity of C-. However, the charge of capacitors is possible only when the source 17 is in the state of logical "O, and the source 18 is in the state of" 1. Consider the case when the source 19 is in the state "1. In this case, the current / constant flows through the transistor 3. During half the period of the clock frequency / t, the source 17 is in the state "1 and the capacitor AND is discharged along the circuit: source 17, diode 9, diode 7 and storage capacitor 13. Next 17 switches to the "O" state and the charge of the capacitor 11 is started by the current / (the diode 9 is closed). Char d QA, obtained by the capacitor 11, T is equal to, where m: - (duration of the negative pulse at the source output 17). In the next cycle, the accumulative charge QA is distributed between the AND and accumulative 13 capacitors and the voltage on the storage capacitor 13 with the capacitance Ci increases by the quantization level a + C, -hC C, + C + C +. Now consider another case the output of the source 19 is constantly maintained logical "O. During half the period of the clock frequency (istb1} nyK 18 in the state “O”), the capacitor 12 is discharged along the circuit: source 18, transistor 2, storage capacitor 13. At this time, diode 8 is closed, diode 10 is open and current / flows through source 17 In the second half of the clock period (source 18 in state "1), diode 10 is closed, diode 8 is open, and capacitor 12 is charged with current / circuit: source 18, diode 8, transistor 4, current generator 14. The charge QB obtained by capacitor 12 is equal to QB I. During the next clock cycle, the transfer of charge QB to capacitor 13 occurs, and the voltage on it decreases by one quantization stage a ° - - (2) As is clear from equations (1) and (2), the absolute value of the positive quantization step is somewhat less than the negative step. To eliminate this drawback, it is sufficient to introduce some asymmetry of the charge currents of capacitors I and 12, provided by additional transistors 5 and 6, an additional current generator 15 and a source 16 of adjustable voltage. The generator produces a current, which is distributed between the additional transistors 5 and 6. A current (i) flows through the transistor 5, and a current / g flows through the transistor 6. The collector of transistor 5 is connected to the collector of transistor 3, the collector of transistor 6 is connected to the collector of transistor 4. When logical "1, at the output of source 19, capacitor 11 is charged with current / + / i, and capacitor 12 is current. Then the charge of the capacitor 11 is equal to QA (/ + A), and the charge of the capacitor 12. The magnitude of the positive quantization step is a- + c, + c, c - (+ A) + Cj + C. At a logical “O at the output of source 19, capacitor 12 receives a charge of Sv (+ L), 11-charge capacitor equal to QA L