SU638959A1

SU638959A1 - Arrangement for algebraic adding of numbers

Info

Publication number: SU638959A1
Application number: SU762353792A
Authority: SU
Inventors: Евгений Николаевич Баня; Валерий Иванович Жабин; Виктор Иванович Корнейчук; Владимир Васильевич Макаров; Владимир Петрович Тарасенко
Original assignee: Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1976-04-26
Filing date: 1976-04-26
Publication date: 1978-12-25

Description

6 ключеиы к первым входам разр дов сумматора , выход элемента ИЛИ соединен с вторь. входом младшего разр да сумматора f выходы которого подключены к входам разр дов выходного регистра, первый управл ющий вход которого соединен с первой управл ющей шиной устройства 5 . В этом устройстве дл представлени операндов и результата используетс избыточна дв ична система счис лени с цифрами , 1,0,1,2ф:После полу чени К разр дов, младший из которых имеет вход 2 , погрешность вычислени в устройстве не превьшает по модулю значени .Z. а 2 , где, П - разр дность окончательного результата; Ck цифры результата. Поскольку j Oil ддощд : 2 можно 3 и ЛЮчить , что известное устройство обладает глухой точностью. Кроме того, это устройство имеет довольно сложную конструкцию Целью изобретени вл етс упрощение устройства и повышение точности вычислений Дл этого устройство содержит элементы задержки и блок анализа разр дов , информационные входы которого соединены с выходами трех старших разр дов вылодного регистра, второй управл ющий вход которого соединен с второй управл ющей шиной устройств,, треть управл юща шина которого под ключена к входу синхронизации блока анализа разр дов первый и второй БЫ ходы которого соединены с выходньи /тн шинами устройства, а третий и четвер тый - с входами первого и второго эл ментов задеркки, выходы которых под кЛючены к соответствующим управл ющим входам выходного регистра, перва ин формационна шина устройства подклю™ чена к первому входу элемента ИЛИ, второй вход которого подключен к вто рой информационной шине устройства н к вторьи ч входам трех старших разр дов сумматора Кроме того блок анализа разр дов содержит элементы запрета и элементы ИЛИ, причем первые входы первого,второго , третьего и четвертого элементов запрета подключены к входу Ьинхронизации блока анализа разр дов первый вход этого блока соединен с вторыми входами второго и третьего и с управл ющими входами первого и четвертого элементов запрета, второй вкод блока соединен с вторым входом первого и управл ющим входом второго элементов запрета, третий вход блока соединенно вторым входом четвертого и управл ющим входом.третьего элемен та запрета, выход первого элемента запрета соединен с первыми входами первого и второго элементов ИЛИ, выход второго элемента запрета - с пер вглми входами третьего и четвертого 4 элементов ИЛИ, выход третьего элемента запрета - с вторыми входами второго и третьего элементов ИЛИ, а выход четвертого элемента запрета - с вторыми входами первого и четвертого элементов ИЛИ, выходы первого и третьего элементов ИЛИ подключены соответственно к первому и второму, а .ы второго и четвертого элементов ИЛИ - к третьему и четвертому выходам блока анализа разр дов„ На чертеже изображена функциональна схема устройства дл алгебраического сложени чисел. В состав устройства вход т cyNmaтор 1 и выходной регистр 2, имеющий цепь сдвигов. Сумматор 1 и выходной регистр 2 содержат четыре разр да. Вьзходы суг-д-матора 1 подключены к входам нькодного регистра 2, причем выход - го разр да cy№v aTopa 1 подключен по зкоду J - го разр да выходного регистра 2 . Выходы выходного регистра 2 подключены к входам суьматора 1, причем выход j - го разр да выходного регистра 2 св зан с одним входом j - го разр да сул-шатора 1 Устройство также содержит элемент ИЛИ 3 и информационные входы 4, 5 Выход элемента ИЛИ 3 подключен к входу младшего разр да сумг-итора 1 „ Информационный вход 4 св зан с вторыгли входами трех старших разр дов сумматора 1 н одним входом элемента ИЛИ 3, Второй вход элемента ИЛИ 3 св зан с глнформа-ционньай входо.м 5, 3 состав устройства также вход т блок б анализа разр дов, содержащий элементы запрета 1i Т и элементы ИЛИ 8 - 8 , а также элементы задержки 9 и 10, Выходы трех старших разр дов выкодного регистра 2 подлключены к входам блока анализа разр дов 6, причем первого (старшего) разр да выходного ре.гистра 2 св зан с инверсными входами элементов запрета 7 и 7д и с пр мыми входами элементов запрега /2 и 70 , Выход второго разр да в«2ходного регистра 2 подключен к пр мом входу элемента запрета и к инверсному входу эл. iBHTa запрета 7е . Выход ретьего разр да выходного регистра 2 св зан с инверсным входом элемента запрета 7§ и лр кййм входом элемента запрета 7. а Выходы элементов запрета 7j - 74 подключены к входам элементов ИЛИ . Выход элемента запрета 7 подключен к входам элементов 1-ШИ 8 , Sg Выход элемента запрета 7g св зан со входами элемента ИЛИ 8, 84 , Выход элемента запрета 7 подключен к вкодам элементов ИЛИ 3 к 8 Выход элемента запрета. 7д св зан с в одагли элементов ИЛИ 8 84, Выход элемента ИЛИ Sj св зан с вх дом элемента задержки 9, выход которого подключен к входам установки в О двух старших разр дов выходног регистра 2. Выход элемента ИЛИ 84. св зан с вх дом элемента задержки 10, выход кото рого подключен к входам установки в двух старших разр дов выходног регистра 2, Кроме того, устройство содержит управл ющие входы 11, 12, 13 и выход 14, 15. Управл ющий вход 11 подключен к цепи Приемки кода выходного регистра 2, Управл ющий вход 12 св зан с цепь сдвига выходного регистра 2.. Управл ющий вход 13 св зан с управл ющим входом блока анализа разр дов 6, а именно с входами элементов запрета 7i - 74.. Выходы 14, 15 соединены с выходам . блока анализа разр дов б, причем выход 14 св зан с выходом элемента ИЛИ а выход 15 соединен с выходом эле мента ИЛИ 8. В качестве сумматора 1 может быть использован четырехразр дный комбина ционный сулчматоре : Выходной регистр 2 может быть построен по схеме сдвигающего регистра Прием кода в выходной регистр 2 из сумматора производитс с задержкой, котора определ етс внутренним стро нием триггеров, из которых построен выходной регистр 2 (триггеры с внутренней задер ской) , Предлагаемое устройство работает следующим образом. В начальном состо нии выходной регистр 2 установлен в нулевое состо ние Алгебраическа двух чисел вычисл етс в (п 2 циклах,, каждый из которых состоит из четырех тактов, где п - разр дность представлени операндов« На управл ющие входы 11, 12, 13 последовательно во .времени поступают управл ющие сигналы К началу первого такта казкдого i -го цикла на информационные вхо,цы 4 5 поступают -и разр д первого опера да. Если единичный сигнал поступит на информацион ный вход 4 это говорит о том, что i -и разр д.первого операнда численно равен 1 если единичный сигнал поступит на информационный вход 5, это свидетельствует о том, что } -и разр д первого операнда чис ленно равен I; если же единичный сигнал не поступит ни на один из информа ционных входов 4, 5, это еви,цетель ствует о том, что -и разр д первого операнда численно равен нулю, Код, описанный в выходном регистре 2, суммируетс с кодом, поступаклци с информационных входов 4, 5, причем сигнал, пропорциональнЕлй 1, представлен в дополнительном виде. В первом такте по управл ющему сигналу , поступающему на управл ющий вход 11, производитс прием кола с выходов сумматора 1 в выходной регистр 2 „ К началу второго такта на информационные входы 4 и 5 поступает i й разр д второго операнда, также пропорциональным двоичньом кодом с цифрами Г, О, 1 в каждом разр де. Содержание выходного регистра 2 суммируетс с кодом, поступающим с информационных входов 4 и 5, Во втором такте по управл ющему сигналу, поступающему также на управл ющий вход 11, производитс прием кода в выходной регистр 2. В результате, по окончании второго такта, в выходном регистре 2 образуетс код, значение которого равно значению очередных разр дов операндов , и кода, который был записан в выходном регистре 2 перед началом 1цикла . В третьем такте по управл ющему сигналу, поступающему на управл ющий вход 13, производитс выдача информации на выходе устройства. Два старших разр да выходного регистра 2 вл ютс знaкoвы Iiв Тогда, если значение кода, записанного в выходном регистре 2,lR-i--j; то единичный сигнал по витс на выходе 15. что свидетельствует о том, что очередной разр д алгебраической сумж численно равен 1 о, . ЕслиТ -|;, то единичный сигнал по витс на выходе 14, что свидетельствует о TOMf что очередной разр д результата численно равен 1„ - аналогичный сигнал не по витс ни на одном из выходов 14, 15, что свидетельств5вт о том, что очередной разр д алгебраической cyb.iMbJ численно равен нулю. Кроме того, в третьем такте производитс начальна установка двух старших (знаковых) разр дов внходного регистра 2 через врем , гопредел емое элементами задержки 9 и 10, При этом, если единичный сигнал присутствует на выходе элемента ИЛИ 8 , знаковые разр ды выходного регистра 2 устанавливаютс в нулевое состо ние. Если единичный сигнал присутствует на выходе элемента ИЛИ 8, то знаковые разр ды выходного регистра 2 устанавливаютс в единичное состо ниеЕсли же единичный сигнал не присутствует одном из выходов элементов ИЛИ 82, 8 , знаковые разр ды выхолного регистра 2 не мен ют своего состо ни .-. При это-М выполн етс условие; врем задержки распространени сигналов в элементах задержки 9,- 1-0 больше6 keys to the first inputs of the bits of the adder, the output of the element OR is connected to the second. the input of the least significant bit of the adder f whose outputs are connected to the inputs of the bits of the output register, the first control input of which is connected to the first control bus of the device 5. In this device, the redundant two-digit number system, 1,0,1,2f, is used to represent the operands and the result: After receiving K bits, the youngest of which has input 2, the calculation error in the device does not exceed the value of the module. Z. a 2, where, P is the resolution of the final result; Ck result numbers. Since j Oil center: 2 can be 3 and it is clear that the known device has a deaf precision. In addition, this device has a rather complicated design. The aim of the invention is to simplify the device and improve the accuracy of calculations. For this, the device contains delay elements and a bit analysis block, the information inputs of which are connected to the outputs of the three higher digits of the output register, the second control input of which is connected. with the second control bus of devices, one third of the control bus of which is connected to the synchronization input of the bit analysis block, the first and second strokes of which are connected to the output / device buses, and the third and fourth with the inputs of the first and second deceleration elements, the outputs of which are connected to the corresponding control inputs of the output register, the first information bus of the device is connected to the first input of the OR element, the second input of which is connected to the second information bus device n to the second h inputs of the three most significant bits of the adder. In addition, the bit analysis block contains prohibition elements and OR elements, with the first inputs of the first, second, third, and fourth prohibition elements The first input of this block is connected to the second inputs of the second and third and control inputs of the first and fourth prohibition elements, the second input of the block is connected to the second input of the first and control inputs of the second prohibition, the third input of the block is connected the second input of the fourth and control input of the third prohibition element, the output of the first prohibition element is connected to the first inputs of the first and second OR elements, the output of the second prohibition element - with the first inputs of the third and the fourth 4 elements OR, the output of the third element of the ban - with the second inputs of the second and third elements OR, and the output of the fourth element of the ban - with the second inputs of the first and fourth elements OR, the outputs of the first and third elements OR are connected respectively to the first and second, a. The second and fourth elements of the OR are for the third and fourth outputs of the bit analysis block. The drawing shows a functional diagram of the device for algebraic addition of numbers. The device includes cyNmator 1 and an output register 2, which has a shift circuit. The adder 1 and the output register 2 contain four bits. The sug-mator 1 inputs are connected to the inputs of the n-code register 2, and the output bit cy # v aTopa 1 is connected by the J - th bit of the output register 2. The outputs of the output register 2 are connected to the inputs of the supervisor 1, and the output of the j - th bit of the output register 2 is connected to one input of the j - th bit of the sul-tor 1 The device also contains the element OR 3 and the information inputs 4, 5 of the output of the element OR 3 connected to the input of the lower bit of the sum-Itora 1 "Information input 4 is connected with the second inputs of the three most significant bits of the adder 1 by one input of the element OR 3, The second input of the element OR 3 is connected with the main information input 5, 3 devices also include a bit analysis block containing elements 1i T and elements OR 8 - 8, as well as delay elements 9 and 10, the outputs of the three higher bits of the output register 2 are connected to the inputs of the analysis unit of bits 6, the first (senior) bit of the output registrar 2 connected to inverse inputs of prohibition elements 7 and 7d and with direct inputs of zaprag elements / 2 and 70, the output of the second bit in “2 inrush register 2” is connected to the direct input of the prohibition element and to the inverse input of el. iBHTa ban 7e. The output of the second bit of the output register 2 is connected with the inverse input of the prohibition element 7§ and the linear input of the prohibition element 7. A The outputs of the prohibition elements 7j - 74 are connected to the inputs of the OR elements. The output of the prohibition element 7 is connected to the inputs of the elements 1-SHI 8, Sg The output of the prohibition element 7g is connected to the inputs of the element OR 8, 84, The output of the prohibition element 7 is connected to the codes of the elements OR 3 to 8 The output of the prohibition element. 7d is connected to the input of the elements OR 8 84, the output of the element OR Sj is connected to the input of the delay element 9, the output of which is connected to the inputs of the installation in O of the two most significant bits of the output register 2. The output of the element OR 84. is connected to the input of the house the delay element 10, the output of which is connected to the installation inputs in the two higher bits of the output register 2; In addition, the device contains control inputs 11, 12, 13 and output 14, 15. The control input 11 is connected to the receive circuit of the output register 2, Control input 12 is connected to the shift circuit of the output register 2 .. Control input 13 coupled to a control input bit analysis unit 6 rows, namely barring elements inputs 7i - 74 .. The outputs 14, 15 are connected to the outputs. analysis block bits, and the output 14 is connected with the output of the element OR and the output 15 is connected to the output of the element OR 8. As the adder 1 can be used four-bit combinational sulchmator: Output register 2 can be built according to the scheme shift register Reception The code into the output register 2 from the adder is produced with a delay, which is determined by the internal structure of the triggers, of which the output register 2 is built (triggers with internal delay). The proposed device works as follows. In the initial state, the output register 2 is set to the zero state. The algebraic two numbers are calculated in (n 2 cycles, each of which consists of four cycles, where n is the presentation width of the operands To the control inputs 11, 12, 13 sequentially At the beginning of the first cycle of the i th cycle, information inputs 4 5 are received and the bit of the first operation is yes. If a single signal arrives at information input 4, this indicates that i The bit of the first operand is numerically equal to 1 if one The signal arrives at information input 5, which indicates that} and the bit of the first operand is numerically equal to I. If the single signal is not received at any of the information inputs 4, 5, this is evi, the goal is that - and the bit of the first operand is numerically null, the code described in output register 2 is summed with the code received from information inputs 4, 5, and the signal proportional to e 1 is presented in an additional form. In the first clock cycle, the control signal from the control input 11 receives the stake from the outputs of the adder 1 into the output register 2. At the beginning of the second clock cycle, information inputs 4 and 5 receive the i th bit of the second operand, which is also proportional to the binary code with digits G, O, 1 in each category de. The content of the output register 2 is summed with the code received from information inputs 4 and 5. In the second cycle, the control signal received also to the control input 11 receives the code in the output register 2. As a result, at the end of the second cycle, in the output one Register 2 generates a code whose value is equal to the value of the next bits of the operands, and the code that was recorded in the output register 2 before the start of the 1st cycle. In the third cycle, the control signal received at the control input 13 produces information at the output of the device. The two most significant bits of the output register 2 are Ii-b Then, if the code value written in output register 2, lR-i is j; then a single signal is applied at output 15. This indicates that the next bit of the algebraic sum is numerically equal to 1 о,. If T is | ;, then a single signal turns on at output 14, which indicates TOMf that the next discharge of the result is numerically equal to 1 „- a similar signal does not appear on any of the outputs 14, 15, which indicates that the next discharge d of algebraic cyb.iMbJ is numerically null. In addition, in the third clock cycle, the initial setting of the two most significant (sign) bits of input register 2 is made at the time determined by delay elements 9 and 10. At the same time, if a single signal is present at the output of the element OR 8, the sign bits of the output register 2 are set to zero state. If a single signal is present at the output of the element OR 8, then the sign bits of the output register 2 are set to one state. If the single signal is not present at one of the outputs of the OR elements 82, 8, the sign bits of the exhaust register 2 do not change their state .- . When this -M condition is met; the delay time of propagation of signals in the delay elements 9, - 1-0 more

длительности управл кацего сигнала, поступакнцего на управл ющий вход 13,the duration of the control signal, received at control input 13,

В четвертом такте по управл ющему сигналу, поступающему на управл ющий вход 12, производитс сдвиг влево кода , записанного в выходном регистре 2In the fourth clock cycle, the control signal received at control input 12 is shifted to the left of the code recorded in output register 2

В результате выполнени ( 2) циклов на выходах 14, 15 последовагельно разр д за разр дом формируетс значение алгебраической суммы двух чисел,представленное избыточным двоичным кодом с цифрами Г, О, 1 в каждом разр де.As a result of performing (2) cycles at outputs 14, 15, the value of the algebraic sum of two numbers, represented by a redundant binary code with digits G, O, 1 in each bit, is formed by bit after bit.

Ввиду того, что операци содержит П разр дов S (П -f 1) и (п+2) циклах на входы 4 и 5 единичные сигналы не поступают; (П4-1) и () разр ды операндов численно равны нулю.In view of the fact that the operation contains P bits of S (P – f 1) and (n + 2) cycles, inputs 4 and 5 do not receive single signals; (A4-1) and () the bits of the operands are numerically null.

Пример .Необходимо вычислить алгебраическую cywvsy числа А и Б, гдеExample. It is necessary to calculate the algebraic cywvsy numbers A and B, where

А OfllOO В - Of 3.111.And OfllOO B - Of 3.111.

Состо ние выходного регистра 2, коды на входах сумматора 1 и на вы-ходах блока б анализа разр дов иллюстрируютс в прилагаемой таблице в каждом цикле вычислений.The state of output register 2, the codes at the inputs of adder 1 and at the outputs of the bit analysis block B are illustrated in the attached table in each calculation cycle.

Д1ричем, в столбце Ьходы сумг-saToра показаны коды, поступающие на входы сумматора 1 с информационных входов 4 и 5. В первом такте каждого цикла на входы устройства- поступает очередной разр д А, а во втором такте -очередной разр д числа В,DIrich, in the column “Sum-saTor” inputs, the codes received at the inputs of adder 1 from information inputs 4 and 5 are shown. In the first cycle of each cycle, the device receives the next bit A, and in the second cycle the next bit of B,

Разр дность представлени операндов Пж 4 ,The display width of the PJ 4 operands,

В результате выполнени 6 циклов на выходах устройства сформировалось значение алгебраической суммы числа А и В.As a result of performing 6 cycles, the value of the algebraic sum of the numbers A and B was formed at the outputs of the device.

С в А + В 11, ГЮC in A + B 11, HJ

Таким образом, можно заключить, что поскольку в данном устройстве | маис° позвол ет повысить точность вычислений в 2 раза по сравнению с известным. Кроме того оноThus, we can conclude that since in this device | Maize allows you to increase the accuracy of calculations by 2 times compared with the known. In addition, it

проще известного устройства, особенно при выполнении его в виде ВИС, так как имеет меньшее число внешних выводов .easier known device, especially when performing it in the form of the VIS, as it has a smaller number of external conclusions.