Claims (1)
Дл достижени цели в устройстве, содержашем токозадающую цепь, подключенную к затвору МОП-транзистора и к одной из обкладок врем зайающего конденсатора , усилитель, вход которого подключен к стоку МОП-транзистора, истоком соединенного с источником напр жени смещени и эмиттерный повторитель, выход усилител через эмиттерный повторитель соеднен с второй обкладкой конденсатора. На чертеже представлена принципиальна схема предлагаемого устройства. Устройство содержит токозадающую цеп выполненную, например, в виде резист.ора 1, МОП транзистор 2, врем задающий конденсатор 3, усилитель на транзисторе 4, источник 5 напр жени смещени , эмиттер ный повторитель на транзисторе 6, резисторы 7-9. Устройство работает следующим обраВ начальный момент времени конденсатор 3 разр жен и МОП-транзистор 2 заперт напр жением источника 5 смещени . Закрытое состо ние транзистора -4 обеспечиваетс малым сопротивлением резистора 7. При этом транзистор 6 открыт отрицательным потенциалом относительно эмиттера , подаваемым через резистор 9, При подаче напр жени с фнксированным уровнем на резистор 1 конденсатор 3 зар жаетс через резистор 1 и открытый: транзистор 6. Через некоторое врем , обусловленное величиной посто нной времени врем задающей цепи и величиной напр жени смещени , напр жение на конденсаторе 3 превысит напр жение смещени и транзистор 2 начнет открыватьс , открыва при этом транзистор 4. Потенциал на базе транзистора 6 возрастает, закрыва его,и возросший потенциал на эмиттере транзистора 6 через врем задающий конденсатор 3 передаетс на затвор МОП-транзистора 2, еще более открыва его. Возника ет лавинообразный процесс, открывающий транзисторы 2 и 4 и закрывающий транзистор 6. При этом на выходе устройства (на коллекторе транзистора 4) по вл етс сигнал. При сн тии сигнала с входа устрой ства, сигнал на выходе пропадает, так как напр жение на конденсаторе 3 стало меньше напр жени смещени . Длительность выдер ски времени определ етс величиной тока зар да конденсатора 3 и его емкостью, а также величиной напр жени смещени . Изменением любой из этих величин можно регулировать выдержку времени. Однако наиболыиий диапазон изменений выдержек времени, может быть достигнут изменением тока зар да конденсатора 3. Так, например, если токозадаюша цепь будет в простейщем случае выполнена в виде резистора 1, то диапазон выдержек времени будет определ тьс диапазоном возможных значений этого резистора, нижн граница которого лежит в пределах сотен Ом, а верхн определ етс входным сопротивлением МОП- транзистора, достигающим величины 10 Ом и сопротивлением утечки конденсатора, которое может ( Л / достигать Ю -10 Ом. .Формула изобретени Устройство выдержки времени, содержащее токозадающую цепь, подключенную к затвору МОП-транзистора и к одной из обкладок врем задающего конденсатора, усилитель, вход которого подключен к стоку МОП-транзистора, истоком соединенного с источником напр жени мещени , и эмиттерный повторитель, о т л и ч а ющ е е с тем, что, с целью повыщени стабильности выдержки времени, выход усилител через эмиттерный повторитель соединен с второй обкладкой конденсатора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство CCQP № , кл. Н 01Н 47/18, 14.12.72. 2,Журнал Приборы и системы управ лени , № 6, 1972, с. 5О-51 (прототип).To achieve the goal in the device containing a current-carrying circuit connected to the gate of the MOS transistor and to one of the plates the borrowing capacitor time, the amplifier whose input is connected to the drain of the MOS transistor, the source connected to the bias voltage source and the emitter follower, the output of the amplifier through The emitter follower is connected to the second capacitor plate. The drawing shows a schematic diagram of the proposed device. The device contains a current-supplying circuit made, for example, in the form of a resistor. 1, a MOS transistor 2, a time specifying a capacitor 3, an amplifier on transistor 4, a source 5 of the bias voltage, an emitter follower on transistor 6, resistors 7-9. The device operates as follows: the initial capacitance of the capacitor 3 is discharged and the MOS transistor 2 is locked by the bias source 5. The closed state of the transistor -4 is provided with a low resistance of the resistor 7. At the same time, the transistor 6 is open to a negative potential relative to the emitter supplied through the resistor 9. After some time, due to the time constant of the master circuit and the magnitude of the bias voltage, the voltage on the capacitor 3 exceeds the bias voltage and the transistor 2 begins to open, opening This transistor 4. The potential at the base of transistor 6 increases, closing it, and the increased potential at the emitter of transistor 6 through time sets the capacitor 3 to the gate of the MOS transistor 2, opening it further. There is an avalanche-like process that opens transistors 2 and 4 and closes transistor 6. At the same time, a signal appears at the output of the device (at the collector of transistor 4). When the signal is removed from the device input, the signal at the output disappears, since the voltage on the capacitor 3 has become less than the bias voltage. The duration of the time is determined by the magnitude of the charge current of the capacitor 3 and its capacitance, as well as the magnitude of the bias voltage. By changing any of these values you can adjust the time delay. However, the largest range of variations in time delay can be achieved by changing the charging current of capacitor 3. So, for example, if the tokadaj circuit is in the simplest case made in the form of a resistor 1, then the range of time delays will be determined by the range of possible values of this resistor lies within hundreds of ohms, and the top is determined by the input resistance of the MOS transistor, reaching 10 ohms and the leakage resistance of the capacitor, which can (L / reach 10-10 ohms. Formula of the invention A time delay device containing a current-generating circuit connected to the gate of the MOS transistor and to one of the plates is the time of the driving capacitor, the amplifier whose input is connected to the drain of the MOS transistor connected to the source of the supply voltage, and the emitter This is due to the fact that, in order to increase the stability of the time delay, the output of the amplifier is connected to the second capacitor plate through the emitter follower. Sources of information taken into account in the examination 1.Certificate certificate CCQP №, cl. H 01 H 47/18, 14.12.72. 2, Journal of Instruments and Control Systems, No. 6, 1972, p. 5O-51 (prototype).
LL
||
6060