Claims (2)
Это достигаетс тем, что в детерминированноверо тностный цифровой интегратор введены второй умножитель и третий логико-арифметический блок, первьш вход которого соединен с входом независимой перемеиной интегратора и первым вхо дом второго умножител второй вход третьего логико-арифметического блока - с выходом шкопительного сумматора, третий вход вл етс третьим информационным входом иитегратора, а выход служит выходом основного веро тностного приращени интегратора. При этом второй вход второго умножител - это вход вспомогательного детерминированного приращени интегратора, выход второ го умножител соединен с третьим входом блока суммировани , четвертый вход первого логико-ари метического блока вл етс входом основного веро тностного приращени интегратора, а выход первого умножител - выходом детерминированного приращени интегратора. Повынюние точности при заданной скорости вы чиспенн достигаетс путем перераспределени информации между . детерминированным и веро тностным каналами. В реэультате этого перерашределени в детерминированном канале кроме основного , детерминированного приращени интеграла вычисл етс также его вшомогательное детермипирсжанное приращение, на величину которого соответственно уменьшаетс та часть информации, котора обрабатьтаетс в веро тностном канале интег{йтора . Интегратор работает в соответствии с алгорит1° у(х) y() +7у(х); 2° 7Zi(x,.,j) у(х-) 7х; 3° V2, (x,) 1 7у, (x;J 4° V Z (Xj,,) V Z, (x.,) + V Za (j,,) + 4.i(J) fbmv(Kj),ecnu/Ui(jb)y(xj)|-, (H 0,ecnu/Uj(j)(Xi)U Oi|U(j)imaxY; &iu«l Y44 ii(,i22i СЮ, 642i(i)(i)Vi,|iZii(«Hiy4Z,iU)h p,ec«ii /«i(i)H ViiA-.i)iVaf. C) I r (i)Htax AViJj..i,(i)(3)I; (,w 7V.J « / Jii HAY2gi2.iWI; 0.i|U i} HfaxtAy,.)I здесь V V -X- ; : 1, W j K 1,Й }tiaxy vX «xlAyif.Z,;(j) tt(0(XVKlvx AZ .) 3jHa чертеже представлена структурна схема детерминированно-веро тностного цифрового интегратора , вьшолн ющего сшерацию интегрировани по независимой переменной в соответствии с приведенным алгоритмом. Она состоит из накопительного сумматора 1, умножителей 2, 3, блока 4 суммировани , логикоарифметических блоков 5-7, входа 8 детерминированного приращени , входа 9 независимой переменной , информационных входов 10-12, входа 13 вспомогательного веро тностного приращени ,-входа 14 вспомогательного детерми1ШроБанного приращени , входа 15 основного веро тностного приращени , выхода 16 полного приращени , выхода 17 вспомогательного веро тностного приращени , выхода 18 основного веро тностного приращени , выхода 19 детерминированного прираще1ш . По входу 8 детерминированного приращени в ткопите;п ньш сумматор 1 поступает приращение подьштегра ьной функции V у (х ). Здесь оно суммируетс с предьщущим значением подынтегральной функции у (i-i), хран щимс в регистре сумматора , в результате чего образуетс значение подынтегральной функции в i-й точке интегрировани . Образовавша с величина у(х ) с выхода накопительного сумматора 1 прохбдит m первый вход первого умножител 2 и на второй вход третьего логико-арифметического блока 7. На первый вход блока 7 и второй вход умножител 2 подаетс приращение нереленной интегрировани Vx. В умножителе 2 величины у(х) viV х перемножаютс , в результате чего получаетс основное детерминированное приращение интеграла V Zi (,Vj), которое далее поступает на первый вход блока 4 суммировани и на выход 19 детерминированного приращени . В третьем логико-арифметическом блоке 7 в соответств1ш с выраже}шем 5 алгоритма осуществл етс преобразование величины у (л:,; ) в веро тностньш импульсньш поток t, j (j) е + Ij с весом каждого импульса, равным Д Zj. С выхода блока 7 величины AZj (} поступают на выход 18 основного веро тностного приращени . По входу 14 вспомогательного детерминированного приращени на вход второго умножител 3 поступает приращегше у {x. Здесь, в соответствии с выражвш1ем 3 алгоритма, величина У ) ум11ожаетс на коэффициент, равный Vx/2. Получе1шое в результате этого умножени вшомогателыloe детерминирова1шое приращевме V Zj (XJ4|) с выхода второго умножител попадает на третий вход блока 4 cyм oфoвaни . По входу 15 основного веро тностного приращени в первый логико-арифметический блок 5 поступают импульсы ZjiCJ) свесом импульса, равным ЛХл- По входу 13 вспомогательного веро тностного прираще1ш в блок 5 поступают импульсы . 0) с весом импульса, равным входа 9 независимой пер еме1шой в этот же блок проход т приращени перемеиной интегрировани Vx. Здесь велишны () и ) суммируютс с помощью накапшшакщего сумматора или реверсивного счетчика и каждый из промежуточных К результатов (,N) преобразуетс в соответствии с выражением 6° алгоритма в импульсы вспомогательных веро тностных приращений интеграла (j) с весом каждого импульса, равным Д Zj. С выхода блока 5 полученные величины Л Za (j) поступают на выход 17 вспомогательного веро тностного приращени . Приращени не:ивисимой переменной интегрировани Vjc с входа 9 интегратора и вспомогательные веро тностные приращени Avj -(j) со вход 13 интегратора подаютс также соответственно на третий и второй входы второго логико-арифметического блока 6. Приращени суммируютс реверсивным счетчиком блока 6. При этом каждое промежуточное значение суммы в соответствии с выражением 7° алгоритма преобразуетс в импульсы корректирующих прираще1пш интеграла « Л с весом каждого импульса,рав ным AZs- С выхода блока 6 величины (j) проход т в блок 4 суммировани . В блеже 4 поступивщие в него величины приращений интеграла Н ) VZi(Xui) И «га; (j) суммируютс , в результате чего формируетс полное приращение интеграла VZ ( X : ,) С выхода блока 4 величина v2. (X ( поступает на выход 16 полного приращени . Дл обеспечени работы первого, второго и третьего логико-арифметических блоков по входам информационного питани подаютс значени реали зации случайных величин с равномерным законом распределени . Данный детерминированно-веро тностньш цифровой интегратор имеет точность, превьпшющую точность известного интегратора в раз. В зависимости от выбранной величины Vx можно обеспечить превышение точности на 1-3 дес тичны пор дка. Врем одного шага интегрирова1ш при этом возрастает иезначительно, а объем аппаратурных затрат, необходимых дл реализации предлага емого интегратора, увелишваетс всего лишь в 1,5 раза. Формула изобретени ДетерминироБанно-веро тностньш цифровой интегратор, содержащий накопительньп сумматор, вход которого вл етс входом детерминированного приращени интегратора, а выход подсоединен к первому входу первого умножител , вторюй вход которого вл етс входом независимой переменной интегратора, выход первого умножител подсоединен к первому входу блока суммировани , выход которого вл етс выходом полного приращени интегратора, первьш и второй логико-арифметический блоки, первые входы которых вл ютс соответственно первыми и вторыми информационными входами интегратора, вторые входы соединены между собой и вл ютс входом веро тностного вспомогательного приращени интегратора, а третьи входы соединены с входом независимой переме1шой интегратора, выход первого логико-арифметического блока вл етс выходом вспомогательного веро тностного приращени интегратора, выход второго логико-арифметического блока соединен с вторым входом блока суммировани , о тличающийс тем, что, с целью повышени точности вычислени ,, в него введены второй умножите .11ь и третий логико-арифметический блок, первый вход которого соединен с входом независимой переменной интегратора и первым входом второго умножител , второй вход третьего логико-арифметического блока соединен с выходом накопительного сумматора, третий вход вл етс третьим информационным входом интегратора, а выход вл етс выходом основного веро тностного приращени ирггегратора , при этом второй вход второго умножител вл етс входом вспомогательного детерминированного приращени интегратора, вььход второго умножите .11 соединен с третьим входом блока суммировани , четвертьш вход первого логико-арифметического блока вл етс входом основного веро тHocTHbro прирарлени интегратора, а выход первого умножител вл етс выходом детерминированного приращени интегратора. Источники информации, прин тые во внима- , ние при экспертизе: 1.Авторское свидетельство СССР № 428412, кл. G06ji/02, 1972. This is achieved by introducing a second multiplier and a third logical-arithmetic unit into a deterministic-voltage digital integrator, the first input of which is connected to the input of an independent integrator second input and the second input of the second multiplier second input of the third logical-arithmetic unit — with the output of the secondary adder, the third input is the third information input of the integrator, and the output serves as the output of the main integrator probabilistic increment. The second input of the second multiplier is the input of the auxiliary deterministic increment of the integrator, the output of the second multiplier is connected to the third input of the summation block, the fourth input of the first logical-arythmic block is the input of the main probability increment of the integrator, and the output of the first multiplier is the output of the deterministic increment integrator. The increase in accuracy at a given speed is calculated by the redistribution of information between. deterministic and probabilistic channels. As a result of this redistribution in the deterministic channel, in addition to the main deterministic increment of the integral, its amplifying deterministic increment is also calculated, by the amount of which the part of the information that is processed in the probability channel of the integrator is reduced accordingly. The integrator works in accordance with algorithm1 ° y (x) y () + 7y (x); 2 ° 7Zi (x,., J) y (x-) 7x; 3 ° V2, (x,) 1 7у, (x; J 4 ° VZ (Xj ,,) VZ, (x.,) + V Za (j ,,) + 4.i (J) fbmv (Kj), ecnu / Ui (jb) y (xj) | -, (H 0, ecnu / Uj (j) (Xi) U Oi | U (j) imaxY; & iu "l Y44 ii (, i22i CU, 642i (i ) (i) Vi, | iZii ("Hiy4Z, iU) hp, ec" ii / "i (i) H ViiA-.i) iVaf. C) I r (i) Htax AViJj..i, (i) ( 3) I; (, w 7V.J "/ Jii HAY2gi2.iWI; 0.i | U i} HfaxtAy,.) I here VV -X-;: 1, W j K 1, Y} tiaxy vX" xlAyif. Z,; (j) tt (0 (XVKlvx AZ.) 3jHa drawing shows a structural diagram of a deterministic-probabilistic digital integrator that performs the integration scheduling on an independent variable in accordance with the above algorithm. It consists of a cumulative adder 1, multipliers 2, 3 , block 4 summations, logic arithmetic blocks 5-7, in and 8 deterministic increments, inputs 9 independent variables, information inputs 10-12, inputs 13 auxiliary probability increments, -inputs 14 auxiliary detentions 1First increments, inputs 15 main probability increments, output 16 full increments, outputs 17 auxiliary probability increments, output 18 of the main probabilistic increment, exit 19 of the deterministic increment. At the input 8 of the deterministic increment in the accumulator; for the adder 1, the increment of the integral function V y (x) enters. Here, it is summed with the previous value of the integrand function y (i-i) stored in the adder register, resulting in the value of the integrand function at the i-th integration point. The first input from the first multiplier 2 and the second input from the third logical-arithmetic unit 7 formed by the value y (x) from the output of accumulative adder 1. The non-integrated integration increment Vx is incremented to the first input of block 7 and the second input of multiplier 2. In the multiplier 2, the quantities y (x) viV x are multiplied, resulting in the main deterministic increment of the integral V Zi (, Vj), which is then fed to the first input of the summation unit 4 and to the output 19 of the deterministic increment. In the third logical-arithmetic block 7, in accordance with the expression 5 of the algorithm, the value of y (l:,;) is converted into a probable impulse flux t, j (j) e + Ij with the weight of each pulse equal to D Zj. From the output of block 7, the values AZj (} arrive at the output 18 of the main probabilistic increment. The input 14 of the auxiliary deterministic increment to the input of the second multiplier 3 is incremented y {x. Here, in accordance with the expression 3 of the algorithm, the value Y) decreases by a factor equal to Vx / 2. The resulting deterministic maximizing V Zj increment (XJ4 |) from the output of the second multiplier is sent to the third input of the 4-digit unit. At the input 15 of the main probabilistic increment, the first logical-arithmetic unit 5 receives impulses ZjiCJ) with an impulse overhang equal to LHl- At the input 13 of the auxiliary probabilistic increment, unit 5 receives impulses. 0) with the weight of the pulse equal to the input 9 of an independent transfer to the same block, the increments of the integration interval Vx are incremented. Here, the values of () and) are summed using a knockout adder or reversible counter, and each of the intermediate K results (, N) is transformed according to the expression 6 ° of the algorithm into impulses of auxiliary probability increments of the integral (j) with the weight of each impulse equal to Д Zj . From the output of block 5, the obtained values of L Za (j) are fed to the output 17 of an auxiliary probability increment. The increments of the non-dependent integration variable Vjc from the input 9 of the integrator and the auxiliary probability increments Avj - (j) from the input 13 of the integrator are also supplied to the third and second inputs of the second logical-arithmetic unit 6, respectively. The increments are summed up by a reversible counter of the block 6. Each the intermediate value of the sum in accordance with the expression 7 ° of the algorithm is converted into impulses of the correction increments of the integral "L with the weight of each impulse equal to AZs- From the output of block 6, the values (j) are passed to block 4 of summation . In Bleu, the 4 values of the increments of the integral H) VZi (Xui) AND “ha; (j) are summed, as a result of which a full increment of the integral VZ (X:,) is formed. From the output of block 4, the value v2. (X (fed to output 16 of the full increment. To ensure the operation of the first, second and third logical-arithmetic blocks on the inputs of the information power supply, values of random variables with a uniform distribution law are given. This deterministic-probability digital integrator has an accuracy exceeding the known accuracy integrator by times. Depending on the selected Vx value, it is possible to ensure that the accuracy is exceeded by 1-3 decimals. The time of one step is integrated and increases significantly, the amount of hardware costs required to implement the proposed integrator increases by only 1.5 times. Formula of the invention: A deterministic digital integrator containing a memory adder whose input is the input of a deterministic increment of the integrator and the output is connected to the first input of the first multiplier whose second input is the input of an independent integrator variable, the output of the first multiplier is connected to the first input of the summation block, the output of which is the output n total increment of the integrator, the first and second logical-arithmetic blocks, the first inputs of which are respectively the first and second information inputs of the integrator, the second inputs are interconnected and are the input of the probabilistic auxiliary integrator increments, and the third inputs are connected to the input of the independent variable integrator, the output of the first logical-arithmetic unit is the output of the auxiliary probability increment of the integrator; the output of the second logical-arithmetic unit is connected to the second the input of the summation block, which is characterized by the fact that, in order to increase the accuracy of the calculation, a second multiplier was introduced into it .11b and a third logical-arithmetic unit, the first input of which is connected to the input of the independent integrator variable and the first input of the second multiplier, the logical-arithmetic unit is connected to the output of the cumulative adder, the third input is the third information input of the integrator, and the output is the output of the main probabilistic increment of the irrigator, while the second input is second of the multiplier is input auxiliary deterministic increments integrator vhod .11 second multiply connected to a third input of summing block chetvertsh input of the first logic-arithmetic unit is input to the main probability tHocTHbro prirarleni integrator and the output of the first multiplier is the output increments of the determined integrator. Sources of information taken into consideration in the examination: 1. USSR author's certificate No. 428412, cl. G06ji / 02, 1972.
2./ BTOpCKoe свидетельство СССР№407298, кл. G06 J1/02, 1973.2. / BTOpCKoe certificate of the USSR №407298, cl. G06 J1 / 02, 1973.