SU562791A1 - Chess Clock - Google Patents
Chess ClockInfo
- Publication number
- SU562791A1 SU562791A1 SU2190988A SU2190988A SU562791A1 SU 562791 A1 SU562791 A1 SU 562791A1 SU 2190988 A SU2190988 A SU 2190988A SU 2190988 A SU2190988 A SU 2190988A SU 562791 A1 SU562791 A1 SU 562791A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- information
- time
- counter
- state
- white
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
поступают на схему 2 синхронизации, вырабатывающую синхронизирующие импульсы, обеспечивающие адресацию информации блока 10 запоминающих регистров и согласование во времени работы всех устройств.arrive at the circuit 2 synchronization, generating clock pulses, providing addressing information block 10 storage registers and coordination in time of operation of all devices.
Схема 2 синхронизации построена так, что счетчик 5 дес тичных разр дов вырабатывает дес ть последовательных временных интервалов , в каждом из которых содержатс три временных интервала счетчика 4 каналов (первый интервал - состо ние дл отсчета времени «белых, второй - «черных, третий - пор дкового номера хода). Каждый из последних в свою очередь делитс на четыре интервала - состо ни счетчика 3 двоичных разр дов, образу информационную тетраду в двоично-дес тичном ходе.The synchronization circuit 2 is constructed so that the 5 decimal places counter produces ten consecutive time intervals, each of which contains three time intervals of the 4 channel counter (the first interval is the state for counting the white time, the second black, and the third order number of the move). Each of the latter, in turn, is divided into four intervals - the state of the 3 binary bits counter, forming an information tetrad in the binary-decimal course.
При нажатии двухпозиционного ключа 6 единица информации (первое состо ние счетчика 3 двоичных разр дов) запнсываетс во временном интервале отсчета времени «белых (первое состо ние счетчика 4 каналов) в первый дес тичный разр д счетчика 5 дес тичных разр дов. Этот момент записи организовывает схема 7 ввода.When the on-off key 6 is pressed, the information unit (the first state of the 3-bit counter) is recorded in the white time interval (the first state of the 4-channel counter) in the first decimal digit of the 5-bit counter. This moment of recording is organized by the input scheme 7.
Затем единица информации, пройд сумматор 8 и схему 9 переноса, записываетс в блоки 10 запоминающих регистров, где задерживаетс до конца работы первого цикла синхронизации, равного одной секунде.Then, the unit of information, passed by the adder 8 and the transfer circuit 9, is recorded in the blocks of the 10 storage registers, where it is delayed until the end of the first synchronization cycle, which is equal to one second.
В начале второго цикла синхронизации вновь поступает единица через схему 7 ввода информации и единица с запоминающего регистра блока 10 на сумматор 8, на выходе которого получаетс двойка, котора , пройд схему 9 переноса, вновь записываетс в запоминающий регистр блока 10 и т. д. Как только на выходе сумматора 8 получаетс дес тка , срабатывает схема 9 переноса и единица информации переноситс во второй временной интервал счетчика 5 дес тичных разр дов . Таким же образом происходит перенос и других дес тичных разр дов. В двух дес тичных разр дах перенос выполн етс то-лг., когда сумма равна щести. Счет времени «белых каналов выполн етс , пока вновь не нажмут двухпозиционный ключ 6, тогда информаци записываетс во временном интервале отсчета времени (второе состо ние счетчика 4 каналов) в первый дес тичный разр д. Дальще счет времени «черных каналов происходит по кольцу: сумматор В, схема 9 переноса , блок 10 запоминающих регистров. Одновременно информаци «белых каналов сохран етс в своем временном интервале, независимо от изменени информации черных.At the beginning of the second synchronization cycle, the unit re-enters through the information input circuit 7 and the unit from the storage register of block 10 to the adder 8, at the output of which a deuce is obtained, which, having passed the transfer circuit 9, is again recorded in the storage register of block 10, etc. only at the output of the adder 8 is obtained ten, the transfer circuit 9 is triggered and a unit of information is transferred to the second time interval of the counter 5 decimal places. In the same way, transfer and other decimal places. At two decimal places the transfer is performed then-lg., When the sum is equal to the thrash. The time count of the white channels is performed until the on-off key 6 is pressed again, then the information is recorded in the time countdown interval (the second state of the 4 channel counter) in the first decimal place. Further, the time count of the black channels occurs around the ring: adder B, transfer scheme 9, block 10 storage registers. At the same time, the information of the white channels is stored in its own time interval, regardless of the change of the information of the black ones.
Счет пор дкового номера хода происходит при третьем состо нии счетчика 4 каналов. В отличие от первых двух состо ний - каналов в данном состо нии единица информации записываетс не в каждом цикле, а только послг нажати двухпозиционного ключа, включающего канал «белых. Это организовывает схема ввода 7.The counting of the sequence number of the stroke occurs in the third state of the 4 channel counter. Unlike the first two states — the channels in a given state, a unit of information is not recorded in each cycle, but only after pressing a two-position key that includes the “white” channel. This is organized by the input scheme 7.
Дл обеспечени возможности индикацииTo enable display
5 и печати времени «белых и «черных каналов и номера хода информаци с сумматора 8 подаетс на регистр // вывода в последовательном коде. На задатчике 12 предварительно устанавливаетс контрольное врем игры,5 and printing the time of the white and black channels and the number of the progress information from the adder 8 is fed to the output register in the sequential code. On the setter 12 a pre-set play time is established,
по истечении которого включаетс звуковой сигнализатор.after which the buzzer turns on.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2190988A SU562791A1 (en) | 1975-11-18 | 1975-11-18 | Chess Clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2190988A SU562791A1 (en) | 1975-11-18 | 1975-11-18 | Chess Clock |
Publications (1)
Publication Number | Publication Date |
---|---|
SU562791A1 true SU562791A1 (en) | 1977-06-25 |
Family
ID=20637757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2190988A SU562791A1 (en) | 1975-11-18 | 1975-11-18 | Chess Clock |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU562791A1 (en) |
-
1975
- 1975-11-18 SU SU2190988A patent/SU562791A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3781529A (en) | Digital timing system | |
GB1090762A (en) | Calculator | |
SU562791A1 (en) | Chess Clock | |
GB767708A (en) | Improvements in electronic multiplying machines | |
GB1042786A (en) | Improvements in or relating to calculating machines | |
SU1539774A1 (en) | Pseudorandom series generator | |
GB1393418A (en) | Electronic arrangement for quintupling a binary-coded decimal number | |
SU435518A1 (en) | A DEVICE FOR CONVERSING AN UNLIMITED SIN-BITTING BINARY CODE TO BINARY V BITTING / C-CALCULATIVE DIFFERENCE CODE | |
SU1287145A1 (en) | Computing cell | |
JPS5934197Y2 (en) | counter device | |
SU461442A1 (en) | Recorder of phonogram numbers | |
SU556435A1 (en) | Dividing device | |
SU1437857A1 (en) | Device for dividing binary numbers in auxiliary code | |
SU922723A1 (en) | Binary-coded decimal-to-binary code converter | |
SU490144A1 (en) | Display device | |
SU614435A1 (en) | Counting device | |
SU809155A1 (en) | Binary-to-bcd and bcd-to-binary converter | |
SU470076A1 (en) | Device for selecting the item of information for most matches | |
SU562814A1 (en) | Serial binary to parallel binary converter | |
SU760096A1 (en) | Device for multiplying series n-digit binary codes | |
SU742933A1 (en) | Device for dividing n-digit decimal numbers | |
SU734676A1 (en) | Readout device | |
SU666538A1 (en) | Binary-to-binary-decimal code converter | |
SU693401A1 (en) | Information input arrangement | |
SU723554A1 (en) | Information input-output arrangement |