SU543178A1

SU543178A1 - Устройство приема дискретных сигналов

Info

Publication number: SU543178A1
Application number: SU1797250A
Authority: SU
Inventors: Евгений Александрович Гурвиц; Лев Михайлович Вакуров; Галина Алексеевна Кратистова; Вячеслав Терентьевич Гордиенко
Original assignee: Предприятие П/Я В-8542
Priority date: 1972-06-16
Filing date: 1972-06-16
Publication date: 1977-01-15

Description

и коммутатор подключены к соответствующим входам первого элемента задержки.

На фиг. 1 представлена структурна схема устройства приема дискретных сигналов; на фиг. 2 - структурна схема блока синхронизации .

Устройство приема дискретных сигналов содержит коммутатор 1, детектор 2 с усилителем 3, преобразователь 4 квазитроичных сигналов в двоичные, преобразователь 5 биимпульсных сигналов в двоичные и блок 6 синхронизации, состо щий из первого и второго элементов 7 и 8 задержки, дешифратора 9, опорного генератора 10, основного и дополнительного делителей 11 и 12 частоты и коммутатора 13.

Кроме того, устройство содержит вход 14 устройства приема дискретных сигналов, выход 15.

Выходы коммутатора 1 подключены соответственно к входу и выходу детектора 2, выход усилител 3 подключен к входам преобразователей 4 и 5 квазитроичных и биимпульсных сигналов в двоичные и блока 6 синхронизации , дополнительный выход которого подключен к управл ющему входу преобразовател 5 биимпульсных сигналов в двоичные. Выходы преобразователей 4 и 5 квазитроичных сигналов и биимпульсных сигналов в двоичные подключены к соответствующим входам коммутатора 1.

Вход и выход первого элемента 7 задержки и входы и выходы второго элемента 8 задержки через дишифратор 9 подключены к соответствующим входам управл емого опорным генератором 10 основного делител 11 частоты , выходы последнего непосредственно и через последовательно соединенные дополнительный делитель 12 частоты и коммутатор 13 подключены к соответствующим входам первого элемента 7 задержки.

Устройство приема дискретных сигналов работает следующим образом.

Последовательность квазитроичных или биимпульсных сигналов с выхода соединительной линии или выхода радиостанции поступает на вход 14 устройства. Через коммутатор 1 прин тые сигналы поступают на усилитель 3 через детектор 2 (в случае передачи квазитроичного сигнала) или непосредственно на усилитель 3 (в случае передачи биимпульсного сигнала), а с выхода усилител 3 - на входы преобразователей 4 и 5 квазитроичных и биимпульоных сигналов в двоичные, а также на вход блока 6 синхронизации. С выхода последнего на преобразователи 4 и 5 квазитроичных и биимнульсных сигналов в двоичные ноступают узкие импульсы тактовой частоты. На выходах преобразователей 4 и 5 квазитроичных и биимпульсных сигналов в двоичные получаютс двоичные сигналы, поступающие

через коммутатор 1 на выход 15 устройства. Сигналы, поступающие на вход блока 6 синхронизации , в пр мом инверсном виде подаютс на вход первого элемента 7 задержки и далее на вход дешифратора 9, на другие входы которого через второй элемент 8 задержки поступают сигналы тактовой или удвоенной тактовой частоты с основного делител II частоты .

При приеме квазитроичных силналов сигналы тактовой частоты подаютс Непосредственно через коммутатор 13, а при приеме биимпульсных сигналов - через дополнительный делитель 12 частоты и коммутатор 13. Элементы задержки могут быть выполнены, например , в виде триггеров.

Claims

Формула изобретени

I. Устройство приема дискретных сигналов, содержащее нреобразователь квазитроичных сигналов в двоичные, унравл емый блоком синхронизации , отличающеес тем, что, с

целью повышени помехоустойчивости, введены детектор с усилителем, преобразователь биимпульсных сигналов в двоичные и коммутатор , при этом выходы коммутатора подключены соответственно ко входу и выходу детектора , а выход усилител подключен ко входам нреобразователей квазитроичных и биимпульсных сигналов в двоичные и блока синхронизации , дополнительный выход которого подключен к управл ющему входу нреобразовател биимпульсных сигналов в двоичные, кроме того, выходы преобразователей квазитроичных сигналов и биимпульсных сигналов в двоичные подключены к соответствующим входам коммутатора.
2. Устройство но п. 1, отличающеес тем, что блок синхронизации состоит из первого и второго элементов задержки, дешифратора , опорного генератора, основного и дополнительного делителей частоты и коммутатора,

при этом вход и выход первого элемента задержки и входы п выходы второго элемента задержки через дешифратор подключены к соответствующим входам управл емого опорным генератором основного делител частоты, выходы которого непосредственно и через последовательно соединенные дополнительный делитель частоты и коммутатор подключены к соответствующим входам первого элемента задержки.

Источники информации, прин тые во внимание при экспертизе:

1. Элементы теории передачи дискретной информации иод ред. Л. П. Пуртова, пзд. «Св зь, М., 1971 г., стр. 8-10 (аналог).

2. Авторское свидетельство № 269975, М. Кл.2 Н 04L 3/02, 1970 г. (прототип).