SU535748A1

SU535748A1 - Discrete phasing device

Info

Publication number: SU535748A1
Application number: SU1906147A
Authority: SU
Inventors: Станислав Арташесович Даниэлян; Герман Васильевич Коновалов; Юрий Моисеевич Супер; Виктор Иванович Ячевский
Original assignee: Предприятие П/Я А-7956
Priority date: 1973-04-13
Filing date: 1973-04-13
Publication date: 1976-11-15

Description

вани 9, а через инвертор 13- с вторым входом первой схемы И 10.Vani 9, and through the inverter 13- with the second input of the first circuit And 10.

Устройство работает следующим образом.The device works as follows.

Сигнал с входа устройства после входного узла 1 поступает на фазовый детектор 2, где он сравниваетс с онорным напр жением, вырабатываемым в формирователе б. Форма опорного напр жени такова, что при сравнивании его с сигналом с выхода узла 1 обеснечиваваетс дискриминационна характеристика, позвол юща с нужной точностью определить границы пачек импульсов. Период опорного напр жени равен периоду следовани начек импульсов, что обеспечиваетс за счет запуска формировател b импульсами с выхода делител 5, наход щегос под контролем унравл ющего элемента 4.The signal from the input of the device after the input node 1 enters the phase detector 2, where it is compared with the on-voltage generated in the driver b. The form of the reference voltage is such that when comparing it with the signal from the output of node 1, a discriminatory characteristic is decoupled, which allows determining the boundaries of the pulse packets with the required accuracy. The period of the reference voltage is equal to the follow-up period of the pulses, which is ensured by starting the driver with pulses from the output of the divider 5, which is under the control of the control element 4.

При рассогласовании фаз сигналов сигналы ошибки с фазового детектора 2 после усреднени в усреднителе 3 поступают на управл ющий элемент 4 и обеспечивают корректирование делител 5 в сторону уменьшени фазового рассогласовани . Коррекци продолжаетс до обеспечени правильного фазировани . Наличие правильного фазировани , а также его отсутствие индицируетс индикатором 7 фазировани .When the phase of the signals is misaligned, the error signals from the phase detector 2, after averaging in the average 3, arrive at the control element 4 and ensure the correction of the divider 5 in the direction of decreasing the phase mismatch. Correction continues until proper phasing is achieved. The presence of the correct phasing, as well as its absence, is indicated by the phasing indicator 7.

При вхождении в синхронизм на вход делител о через управл ющий элемент 4 поступают тактовые импульсы с выхода источника 8 через схему И 10, котора открыта дл прохождени тактовых импульсов сигналом отсутстви фазировани с индикатора 7, прошедшим через инвертор 13. Соответственно в режиме вхождени в синхронизм устранение рассогласовани происходит с шагом, равным периоду следовани тактовых импульсов.When entering into synchronism, the input of the divider, through the control element 4, receives clock pulses from the output of source 8 through an AND 10 circuit, which is opened for the clock to pass through the no-phase signal from indicator 7, passed through an inverter 13. Accordingly, in the synchronization mode, elimination mismatch occurs with a step equal to the period of the clock pulses.

jcS результате устранени рассогласовани фаз входного и онорного сигналов индикатор / выдает сигнал правильного фазировани , по которому осуществл ютс следующие операции: измен етс коэффициент делени делител о (он становитс в п раз больше), закрываетс схема И 10, на которую с инвертора 13 поступает запрещающий сигнал, на делитель 5 через управл ющий элемент 4 разрешаетс прохождение импульсов с частотой следовани в п раз выще тактовой, которые формируютс в умножителе 11. Прохождение этих импульсов к управл ющему элементу 4 обеспечиваетс за счет поступлени на схему И 12 разрешающего сигнала с индикатора 7.jcS as a result of eliminating the phase mismatch of the input and on-signal signals, the indicator / produces a signal of correct phasing, which performs the following operations: the division factor of the divider is changed (it becomes n times larger), AND 10 closes, to which the inhibiting the signal to the divider 5 through the control element 4 is allowed to pass pulses with a follow-up frequency n times higher than the clock, which are formed in the multiplier 11. The passage of these pulses to the control element 4 provides This is due to the arrival on the AND 12 circuit of the enabling signal from the indicator 7.

Таким образом, корректирование делтел 5 в режиме поддержани синхронизма обеспечиваетс с шагом в п раз меньше периода тактовой частоты.Thus, the correction of the deltel 5 in the synchronization maintenance mode is provided with a step n times less than the period of the clock frequency.

Импульсы, соответствующие границам пачек импульсов входного сигнала, поступают на выход устройства через блок стробироваии 9, на который в установившемс режиме поддержани синхронизма поступают разрешающии сигнал с индикатора 7, подставки с формировател 6 и тактовые импульсы с выхода источника 8, в результате чего на выход устройства в режиме поддержани синхронизма ностунают тактовые импульсы, соответствующие границам пачек импульсов входного сигнала, причем временное положение этих импульсов при отдельных корректировках делител 5 не измен етс .The pulses corresponding to the bursts of the input signal pulses are output to the device through the gating unit 9, which in the established synchronization mode receives the enabling signal from the indicator 7, the base from the generator 6 and the clock pulses from the output of the source 8, resulting in the output of the device in the synchronization support mode, the clock pulses corresponding to the limits of the input signal pulse bursts are nostuned, and the temporal position of these pulses divides during individual adjustments Spruce 5 is unchanged.

Claims

Invention Formula

A discrete phasing device containing an input node connected in series, a phase detector, averager, a control element, a frequency divider and a voltage driver, the output of which is connected to the second input of the phase detector and to the input of the phasing indicator connected to

A clock source source output, characterized in that, in order to reduce the fluctuation of the reference voltage phase in a steady state with a high level of interference, a gating unit is connected to the output of the reference voltage driver, the clock source is connected to the additional input of the control element through the first AND circuit and through serially connected clock multiplier and

the second And circuit, and to the gating unit, directly, while the output of the phasing indicator is directly connected to the second input of the frequency divider, the second input of the second And circuit and the third input of the gating unit, and through the inverter to the second input of the first circuit I.

Sources of information taken into account in the examination of the invention: 1. Martynov E. M. Synchronization in the systems for the transmission of discrete messages, M., Svyaz, 1972, p. 151-158 (prototype).

g