SU535748A1 - Discrete phasing device - Google Patents
Discrete phasing deviceInfo
- Publication number
- SU535748A1 SU535748A1 SU1906147A SU1906147A SU535748A1 SU 535748 A1 SU535748 A1 SU 535748A1 SU 1906147 A SU1906147 A SU 1906147A SU 1906147 A SU1906147 A SU 1906147A SU 535748 A1 SU535748 A1 SU 535748A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- circuit
- control element
- gating unit
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
вани 9, а через инвертор 13- с вторым входом первой схемы И 10.Vani 9, and through the inverter 13- with the second input of the first circuit And 10.
Устройство работает следующим образом.The device works as follows.
Сигнал с входа устройства после входного узла 1 поступает на фазовый детектор 2, где он сравниваетс с онорным напр жением, вырабатываемым в формирователе б. Форма опорного напр жени такова, что при сравнивании его с сигналом с выхода узла 1 обеснечиваваетс дискриминационна характеристика, позвол юща с нужной точностью определить границы пачек импульсов. Период опорного напр жени равен периоду следовани начек импульсов, что обеспечиваетс за счет запуска формировател b импульсами с выхода делител 5, наход щегос под контролем унравл ющего элемента 4.The signal from the input of the device after the input node 1 enters the phase detector 2, where it is compared with the on-voltage generated in the driver b. The form of the reference voltage is such that when comparing it with the signal from the output of node 1, a discriminatory characteristic is decoupled, which allows determining the boundaries of the pulse packets with the required accuracy. The period of the reference voltage is equal to the follow-up period of the pulses, which is ensured by starting the driver with pulses from the output of the divider 5, which is under the control of the control element 4.
При рассогласовании фаз сигналов сигналы ошибки с фазового детектора 2 после усреднени в усреднителе 3 поступают на управл ющий элемент 4 и обеспечивают корректирование делител 5 в сторону уменьшени фазового рассогласовани . Коррекци продолжаетс до обеспечени правильного фазировани . Наличие правильного фазировани , а также его отсутствие индицируетс индикатором 7 фазировани .When the phase of the signals is misaligned, the error signals from the phase detector 2, after averaging in the average 3, arrive at the control element 4 and ensure the correction of the divider 5 in the direction of decreasing the phase mismatch. Correction continues until proper phasing is achieved. The presence of the correct phasing, as well as its absence, is indicated by the phasing indicator 7.
При вхождении в синхронизм на вход делител о через управл ющий элемент 4 поступают тактовые импульсы с выхода источника 8 через схему И 10, котора открыта дл прохождени тактовых импульсов сигналом отсутстви фазировани с индикатора 7, прошедшим через инвертор 13. Соответственно в режиме вхождени в синхронизм устранение рассогласовани происходит с шагом, равным периоду следовани тактовых импульсов.When entering into synchronism, the input of the divider, through the control element 4, receives clock pulses from the output of source 8 through an AND 10 circuit, which is opened for the clock to pass through the no-phase signal from indicator 7, passed through an inverter 13. Accordingly, in the synchronization mode, elimination mismatch occurs with a step equal to the period of the clock pulses.
jcS результате устранени рассогласовани фаз входного и онорного сигналов индикатор / выдает сигнал правильного фазировани , по которому осуществл ютс следующие операции: измен етс коэффициент делени делител о (он становитс в п раз больше), закрываетс схема И 10, на которую с инвертора 13 поступает запрещающий сигнал, на делитель 5 через управл ющий элемент 4 разрешаетс прохождение импульсов с частотой следовани в п раз выще тактовой, которые формируютс в умножителе 11. Прохождение этих импульсов к управл ющему элементу 4 обеспечиваетс за счет поступлени на схему И 12 разрешающего сигнала с индикатора 7.jcS as a result of eliminating the phase mismatch of the input and on-signal signals, the indicator / produces a signal of correct phasing, which performs the following operations: the division factor of the divider is changed (it becomes n times larger), AND 10 closes, to which the inhibiting the signal to the divider 5 through the control element 4 is allowed to pass pulses with a follow-up frequency n times higher than the clock, which are formed in the multiplier 11. The passage of these pulses to the control element 4 provides This is due to the arrival on the AND 12 circuit of the enabling signal from the indicator 7.
Таким образом, корректирование делтел 5 в режиме поддержани синхронизма обеспечиваетс с шагом в п раз меньше периода тактовой частоты.Thus, the correction of the deltel 5 in the synchronization maintenance mode is provided with a step n times less than the period of the clock frequency.
Импульсы, соответствующие границам пачек импульсов входного сигнала, поступают на выход устройства через блок стробироваии 9, на который в установившемс режиме поддержани синхронизма поступают разрешающии сигнал с индикатора 7, подставки с формировател 6 и тактовые импульсы с выхода источника 8, в результате чего на выход устройства в режиме поддержани синхронизма ностунают тактовые импульсы, соответствующие границам пачек импульсов входного сигнала, причем временное положение этих импульсов при отдельных корректировках делител 5 не измен етс .The pulses corresponding to the bursts of the input signal pulses are output to the device through the gating unit 9, which in the established synchronization mode receives the enabling signal from the indicator 7, the base from the generator 6 and the clock pulses from the output of the source 8, resulting in the output of the device in the synchronization support mode, the clock pulses corresponding to the limits of the input signal pulse bursts are nostuned, and the temporal position of these pulses divides during individual adjustments Spruce 5 is unchanged.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1906147A SU535748A1 (en) | 1973-04-13 | 1973-04-13 | Discrete phasing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1906147A SU535748A1 (en) | 1973-04-13 | 1973-04-13 | Discrete phasing device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU535748A1 true SU535748A1 (en) | 1976-11-15 |
Family
ID=20549051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1906147A SU535748A1 (en) | 1973-04-13 | 1973-04-13 | Discrete phasing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU535748A1 (en) |
-
1973
- 1973-04-13 SU SU1906147A patent/SU535748A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU535748A1 (en) | Discrete phasing device | |
SU1367067A1 (en) | Time interval calibration oscillator | |
SU1555678A2 (en) | Phase calibrator | |
US4831319A (en) | Method for the phase synchronization of step-drive controlled equipment | |
GB1361783A (en) | Frequency synchronisers | |
SU1035775A1 (en) | Frequency modulated oscillation shaper | |
SU1185646A1 (en) | Device for stabilizing repetition period of horizontal synchronization pulses | |
SU1059688A1 (en) | Synchronization device with discrete-type control | |
SU470840A1 (en) | Device for signaling limit values of parameters | |
SU693131A1 (en) | Device for synchronising pyrometric apparatus | |
SU919106A1 (en) | Device for shaping test signals | |
SU1257544A1 (en) | Device for measuring frquency and frquency devilation | |
SU536611A2 (en) | Signal synchronization device | |
SU945981A1 (en) | Pulse converter | |
SU692062A1 (en) | Arrangement for controlling a controllable self-contained thyristor inverter with pulsewidth modulation | |
SU1564709A1 (en) | Wide-band pulse frequency multilayer | |
SU525894A1 (en) | Pulse frequency measuring device | |
SU628626A1 (en) | Analyzer of time mismatch of two pulse trains | |
SU920557A1 (en) | Radio pulse basic frequency digital meter | |
SU748842A1 (en) | Pulsed frequency converter | |
SU1051684A1 (en) | Thyristor converter control device | |
SU588649A1 (en) | Device for retuning pulse repetition frequency | |
SU1338112A1 (en) | Device for stabilizing video signal amplitude | |
SU866753A1 (en) | Digital controllable generator | |
SU534869A1 (en) | Time delay device |