Изобретение относитс к цифровой вычислительной Т8хн1же и может быть использовано дл вЕ5Ода-вывода информации в циф. роБЫх вычиспительных машинах и системах.The invention relates to digital computing T8xn1zhe and can be used for allE5O-output information in digital. DOOR COMPUTERS AND SYSTEMS.
PlaEecT-eH мупьти таексный канал дл PlaEecT-eH Mupti Taex Channel for
ввода данных в запоминающее устройство цифровой Быч5юлитепьной мащкны. Он со держит счетчик адреса данных, регистр символа, схему выравнивани , дешифратор СИМВОЛОВ; счетчик слов, регистр начального адреса и дешифраачзр нулн счетчика слов. Однако известный канал недостаточно универсален в гфимеиеиии и ке имеет необходимой гибкости в улгоавкеник и контроле. Наиболее близкиа -« к изобрете1-щю вл етс друхой известньп мультиплекснь5Й канал, содержащий блок со тр жени с процессором, выход которого соединен с первым входом регистра у:гравг ен.1.:1, второй вход которого соединеи с иерьы;« входом регистра информании к выходом блока согф жени с внеш шми устрой ствамй вход которого соединен с первьгм и треты&-г выходами регистра упраБле1-ш , первьм выходом регистра информаиди и новыми входами блока ооцр женн data entry into the storage device of digital digital storage equipment. It contains the data address counter, the character register, the alignment circuit, the CHARACTER CHARACTER; word count, starting address register and word count decryption code. However, the well-known channel is not sufficiently universal in hfimeeeiii and ke does not have the necessary flexibility in controllable automation and control. The closest to the “invention is another multiplex channel, containing a processor block, the output of which is connected to the first register input: gravity en.1.: 1, the second input of which is connected to the world;” register input information to the output of the congruence block with external devices whose input is connected to the first and third & gd outputs of the control register, the first output of the information register and the new inputs of the restraint
с процессором и блока местной пам ти, второй вход которого через блок управлени обращени соединен со вторым вькодэм pern-fcTpa управлени , третий выход которого через блок модификации адресов и счета данньЕс соединен с третьим входом блока местной пам ти и первым входом блока сопр жени с оперативной пам тью, второй вход которого соединен с выходом блока местной пам ти, с третьим входом регистра управлени и вторым входом регистра информации , третий вход которого соединен с вьЕсодом блока сопр жени с оперативной па м тью и с четвертым входом регистра управлени , второй выход, которого соединен с третьим входом блока местной пам ти, В этом канале затраты времени на обслуживание запроса внешнего устройства вмультиплек- сном режиме складываютс из времени вь5борки адреса внешнего устройства, требующего обсл кивани , времени чтени управл ющей информации подканала (внешнего устройства ) из местной пам ти, времени приема (передачи) байта информации внешнему устройству, записи измененной управл ющей информации подканада в местную пам ть и обращени к оперативной пам ти после сформировани (илипередачи) полного машинного слова. Разница в пропускной способности канала низших и высших моделей ЭВМ достигаетс как за счет увеличени физического быстродействи местной пам ти, так и за счет повышени разр дности слов местной пам ти и обмена с оперативной пам тью и сокращеБИЯ в результате этого общего времени чте-10 чи (записи) информации ( управл ющей и данных). Однако при этом существенно увеличиваетс оборудование местной пам ти, а также всего мультиплексного канала.Целью изобретени вл етс повышение коэффициента использовани оборудовани канала, В описываемом канале это достигаетс тем, что он дополнительно содержит блок управлени видами циклов местной пам ти, входь/ которого соединены со вторым и чет-20 вертым выходами регистра управлени и с выходом блока утфавлени обращени ми, а выход блока управлени видамл циклов пап ти соединен с четвертым входом блока местной пам ти. На чертеже приведена структурна схем описываемого канала. Он содержит блок 1 сопр жени с проце сором, блок 2 сопр жени с оперативной пам тью, регистр управлени 3 ( регистр ключа зашиты, регистр подканала, регистр кода операции, регистр счета слов подканала , регистр адреса команды ( данных), регистр флажков, регистр счета данных),ре гистр информации 4, блок 5 модификации ад ресов и счета данных, блок 6 управлени обращени ми к местной пам ти, блок 7 управлеьш видами циклов местной пам ти, блок 8 сопр жени с внешними устройствам и блок 9 местной пам ти, предназначенный дл хранени управл ющей информации и дан ных подканалов. Блок крестной пам ти выпо рен, например, в виде оперативного запомин ющего устройства на ферритовых элементах и позвол ет по управл ющему сигналу осуществл ть чтение с регенерацией информации и запись с предварительным чтением или чтение без регенерации и запись без предварительного чтени . Мультиплексный канал управл етс инструкци ми и вьшолн ет все операции, определ емые системой команд Единой системы электронных вычислительных машин (ЕС ЭВМ) дл вводавывода информации. Инструкци состоит из 32 (О-31) разр дов (разр ды О-7-КОД инструкции, разр ды 16-18 - адрес канала, разр ды 24-31адрес внешнего устройства). Адресное слов канала (АСК) содержит 32 (О-31) разр да (разр ды ключ зашиты, разр ды 8-31 5 15 - адрес управл ющего слова канала . Управл ющее слово канала (УСК) состоит из 64 (О-63) разр дов (разр ды О-7- код операции, разр ды 8-31 - адрес данных, разр ды 32-36- флажки, разр ды 37-46служебна информаци , разр ды 47-63 счет данных). Работа мультиплексного канала инициируетс инструкцией Начать ввод-вывод поступающей от процессора в блок 1 сопр жени с процессором, при этом адрес внешнего устройства фиксируетс на регистре 3 управлени . По адресу внешнего устройства с регистра 3 начинаетс через блок 8 сопр жени с внешними устройствами выборка внешнего устройства. Одновременно с выборкой внешнего устройства по адресу фиксированной чейки с регистра 3 через блок 5 модификации адресов и счета данных и блок 2 сопр жени с оперативной пам тью прочктываетс адресное слово канала. АСК фиксируетс на регистре 3. Далее по АСК через блоки 5 и 2 выбираетс из оперативной пам ти управлЕющее слово канала. Одновременно с обращением к оперативной пам ти за УСК модифицированный адрес УСК записываетс в блок 9 местной пам ти в чейку подканала, предназначенную дл его хранени . Синхронизаци осуществл етс по сигналам , поступающим в блок 9 из блока 6 управлени обраще1ш ми к местной пам ти, а вид щпсг)а опередел етс сигналом, выдаваемым в блок 9 блоком 7. утфавлени врщами циклов местной пам ти. Адрес чейки местной пам ти формируетс на первом выходе регистра 3. Выбранное из оперативной пам ти через блок 2 УСК фиксируетс также в соответствующих разр дах регистра 3. Блок 8 производит сравнение полученного от внешнего устройства в последовательности начальной выборки ад- раса и посылает с регистра 3 команду в интерфейс ввода-вывода. Полученный из интерфейса байт состо ни в блоке 8 анализируетс на зан тость внешнего устройства. Параллельно идет запись в блок 9 управл ю- щего слова канала в чейки, отведенные данному подканалу дл этой управл ющей инфсрмации . В случае выполнени операции Писать по адресу данных, хран щемус на регистре 3, через блоки 6 и 2 производитс обращение к оперативной пам ти за первым словом данных. Слово фиксируетс на регистре 4, первый байт данных через блок 8 пересылаетс внешнему устройству, а измене шый адрес данных и первое слово данных залисываетс в блок 9. Запись всей управл ющей информации и дан ных в блок 9 выполн етс по полным цикла ( с предварительным чтением) дл того, чтобы стереть хран щуюс в подканале от предыдущей работы информацию. Соответствующий сигнал выдаетс в бло 9 из блока 7. Дальнейшее обслуживание внешнего устр ства дл передачи данных начинаетс после по влени запроса (требовани абонента) на линии интерфейса ввода-вывода. После выборки блоком 8 адреса выставившего зап рос внешнего устройства его адрес фиксиру етс на регистре 3 и служит старшими раз р дами адреса дл выборки управл ющей ин формации подканала из блока 9. Младшие разр ды адреса равны О. При этом блок устанавливает на входе блока 9 сигнал, со ветствующий укорененным циклам чтени из пам ти, причем вь;бранный из блока 9 на регистр 3 код операции (Читать или Пи сать) вс кий раз учитываетс блоком 7 в виде сигнала на шине вида цикла блока 9 при всех дальнейших обращени х к местной пам ти. Так, при операции Писать чтение из блока 9 слова, содержащего данные, осуществл етс с регенерацией информации (полный цикл чтени ), так как эта информа ци при лередаче данных не измен етс , Чтение слов, содержащих код выполн емой операции, флажки, счетчик байтов, счет данных, при необходимости адреса данных и команд, а при операции Читать дополнительно данных производитс по укороченным циклам чтени (без регенерации ). После.фиксации этой информации на регистрах 3 и 4 производитс пересылка байта данных через блок 8 (при операции Писать с регистра 4 в блок 8 и интерфейс ввода-вывода; при операции Читать из интерфейса ввода-вывода через блок 8 на регистр 4), При пересылке последнего в слове байта данных из блока 9 прочитываетс адрес данных, который при обраш.ении через блок 2 к оперативной пам ти измен етс блоком 5 модификации. Далее, после сн ти запроса обслуживаемым внешним устройством, Измененна управл юща информаци подканала записываетс в блоке 9 на закрепленное за подканалом место. По сигналу из блока 7 эта запись производитс до укороченному циклу (без предварительного чтени информации ), так как чейки уже стерты при выборке управл ющей информации. При операции Писать слово, содержащее данные, после пересылки очередного байта в блок 9, не записываетс . После сформировани полного слова при операции Читать содержимое регистра 4 через блок 2 записываетс в оперативную пам ть; после передачи последнего байта в слове по операции Писать параллельно с записью управл ющей информации подканала в блок 9 из оперативной пам ти через блок 2 выбираетс следующее слово данных и записываетс в блок 9. Описываемый канал имеет более высокий коэффициент использовани в мультиплексном режлме, достигаемый в результате сокращени времени обращени к местной пам ти, при этом количестве дополнительно используемого оборудовани незначительно, Формул изобретени Мультиплексньш канал, содержацщй блок сопр жени с процессором, выход которого соединен с первым входом регистра управлени , второй вход которого соединен с первым входом регистра информации и выходом блока сопр хсени с внешними устройствами, вход которого соединен с первым и третьим выходами регистра управлени , первым выходом регистра информации и первыми входами блока сопр жени с процессором и блока местной пам ти, второй вход которого через блок управлени обращени ми соединен со вторым выходом регистра управлени , третий выход которого через блок модификации адресов и счета данных соединен с третьим входом блока местной пам ти и первым входом блока сопр жени с оперативной да тью, второй вход которого соединен с выходом блока местной пам ти, с третькм входом регистра управлени и вторым входом регистра информации , третий вход которого соединен с ъыходом блока сопр жени с оперативной пам тью и с четвертьпуг входом регистра управлени , второй выход которого соединен с третьим входом блока местной пам ти, отличающийс тем, что, с целью повьЕцени коэффициента использовани оборудовани канала, он содержит блок управлени видами циклов местной пам ти, входы которого соединены со вторым и четвертым выходами регистра управлени и с выходом блока управлени обращени ми а выход блока управлени видами циклов пам ти соединен с четвертым входом блока местной пам ти.with the processor and the local memory block, the second input of which is connected to the second control code pern-fcTpa through the access control block, the third output of which is connected to the third input of the local memory block and the first input of the interface block through the address modification and counting block memory, the second input of which is connected to the output of the local memory block, with the third input of the control register and the second input of the information register, the third input of which is connected to the interface of the interface unit with the operational memory and the fourth the input of the control register, the second output of which is connected to the third input of the local memory block. In this channel, the time spent on servicing the request for an external device in the multiplex mode consists of the time for the external device address that requires service, the reading time of the subchannel control information ( external device) from the local memory, the time of reception (transmission) of the information byte to the external device, the recording of the modified sub-canal control information into the local memory and accessing the operational memory and after forming (or transmitting) a complete machine word. The difference in the channel capacity of lower and higher computer models is achieved both by increasing the physical speed of the local memory, and by increasing the word depth of the local memory and exchanging with the RAM and reducing the BIA as a result of this total time of 10 hours ( records) of information (control and data). However, this significantly increases the equipment of the local memory, as well as the entire multiplex channel. The aim of the invention is to increase the utilization rate of the channel equipment. In the described channel, this is achieved by the fact that it additionally contains a control unit for the types of local memory cycles, the input / of which is connected to the second and even-20 vertex outputs of the control register and the output of the inversion unit, and the output of the control unit for the memory cycle of the files is connected to the fourth input of the local memory unit. The drawing shows the flow diagrams of the channel described. It contains a process interface block 1, a memory block 2 block, control register 3 (the key register is protected, the subchannel register, the operation code register, the subchannel word count register, the command address register (data), the flag register, the register data counting), information register 4, block 5 for modifying addresses and counting data, block 6 for controlling local memory, block 7 for controlling the types of cycles for local memory, block 8 for interfacing with external devices and block 9 for local memory intended for storage of control information data and subchannels. The cross memory block is deleted, for example, in the form of a random access memory on ferrite elements and allows for a control signal to read with the regeneration of information and write with preliminary reading or read without regeneration and write without preliminary reading. The multiplex channel is controlled by instructions and performs all operations defined by the command system of the Unified Electronic Computer System (EC-computer) for inputting information. The instruction consists of 32 (O-31) bits (bits O-7-CODE instructions, bits 16-18 are the channel address, bits 24-31 are the address of the external device). The channel address word (ACK) contains 32 (O-31) bits (key bits are protected, bits 8-31 5 15 are the address of the channel control word. The channel control word (ACC) consists of 64 (O-63) bits (bits O-7 is the operation code, bits 8-31 are the data address, bits 32-36 are flags, bits are 37-46 service information, bits are 47-63 data count). The multiplex channel is triggered by an instruction Start the I / O coming from the processor to the processor interface unit 1, while the address of the external device is fixed on the control register 3. At the address of the external device and from register 3, the external device is sampled through the interface 8 with external devices.Along with the external device sampling at the fixed cell address, from the register 3 through the address modification and data counting unit 5 and the RAM address block 2, the channel address word is read The ACK is recorded on register 3. Next on the ACK, via blocks 5 and 2, the channel control word is selected from the RAM. Simultaneously with the access to the RAM for the UIC, the modified UIC address is recorded in the local memory block 9 in the subchannel cell intended for its storage. The synchronization is carried out according to the signals received in block 9 from block 6 of the control for accessing the local memory, and the type of pinch is determined by the signal outputted to block 9 by block 7. erasing the cycles of the local memory. The address of the local memory cell is formed at the first output of the register 3. Selected from the RAM through block 2, the UIC is also recorded in the corresponding bits of the register 3. Block 8 compares the address received from the external device in the sequence of the initial sampling and sends from register 3 command to I / O interface. The status byte received from the interface in block 8 is analyzed for the load on the external device. At the same time, the control unit 9 writes the control word of the channel into the cells allocated to this subchannel for this control information. In the case of the operation Write to the data address stored on register 3, blocks 6 and 2 access the main memory for the first data word. The word is fixed on register 4, the first data byte is transferred through block 8 to an external device, and the changed data address and the first data word are filled into block 9. The recording of all control information and data in block 9 is performed over a full cycle (with preliminary reading ) to erase the information stored in the subchannel from the previous operation. The corresponding signal is issued in block 9 from block 7. Further maintenance of the external device for data transmission starts after a request (subscriber demand) appears on the I / O interface line. After block 8 retrieves the address of the external device that placed the request, its address is fixed on register 3 and serves as the leading address bits for retrieving the subchannel control information from block 9. The low bits of the address are equal to 0. In this case, the block sets at the input of block 9 the signal corresponding to rooted memory read cycles, with vi; block 9 from register 3 register, the operation code (Read or Write) is repeatedly taken into account by block 7 as a signal on the bus bar type of block 9 for all further accesses to local memory. Thus, during the Write Write operation from block 9, the word containing data is carried out with information regeneration (full reading cycle), since this information does not change during data deletion. Read words containing the code of the operation being performed, checkboxes, byte counter , data count, if necessary, addresses of data and commands, and during the Read Additional operation, data is produced by shortened reading cycles (without regeneration). After fixing this information on registers 3 and 4, the data byte is sent via block 8 (during Write to register 8 to block 8 and I / O interface; during Read from the I / O interface via block 8 to register 4), When By sending the last byte of data in the word from block 9, the data address is read, which, when processed via block 2 to the RAM, is modified by block 5 of the modification. Further, after the request is removed by the serviced external device, the Modified control information of the subchannel is recorded in block 9 at the location assigned to the subchannel. According to the signal from block 7, this recording is made before the shortened cycle (without prior reading of the information), since the cells are already erased when retrieving control information. In the operation Write, the word containing the data, after sending the next byte to block 9, is not recorded. After the formation of the complete word in the operation Read the contents of register 4 through block 2 is written into the operational memory; after transmitting the last byte in a word, according to the Write operation, in parallel with the recording of the control information of the subchannel to block 9, the next data word is selected from the RAM via block 2 and written to block 9. The described channel has a higher utilization factor in the multiplexed mode, which is achieved as a result reduce the time to access the local memory, while the amount of the additional equipment used is insignificant, Formula of the invention Multiplexed channel containing a processor interface block The output of which is connected to the first input of the control register, the second input of which is connected to the first input of the information register and the output of the interface unit with external devices, the input of which is connected to the first and third outputs of the control register, the first output of the information register and the first inputs of the interface unit the processor and the local memory block, the second input of which is connected to the second output of the control register via the access control block, the third output of which is connected via the address modification and counting data block Inen with the third input of the local memory block and the first input of the interface unit with operational data, the second input of which is connected to the output of the local memory block, with the third input of the control register and the second input of the information register, the third input of which is connected to the output of the interface block with a memory and with a quarter-step input of the control register, the second output of which is connected to the third input of the local memory unit, characterized in that, in order to determine the utilization rate of the channel equipment, it contains a control unit detecting types of local memory cycles, the inputs of which are connected with the second and fourth outputs of the control register and with the output of the control unit E and an output handling control modes cycles memory unit is connected to a fourth input of the local memory.