(5i) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО где в регистре числа 6 хранитс «нуль. При такой комбинации адресного и разр дных сигналов в чейке пам ти формируетс результат логической операции «Запрет по X, а на выходах усилителей воспроизведен-и 2 - результат «конъюнкции. В тех разр дах, где выходной сигнал усилител воспроизведени 2 соответствует логическому «нулю путем инвертировани сигнала с выхода усилител воспроизведени 2 формируетс результат «операции Шеффера, котора вл етс дизъюнкцией «суммы по модулю два и «операции Пирса. Выходные сигналы со СхХем «НЕ 9 поступают на инфор .мацнонные входы схемы «И 11, на другие входы которых подаетс овнхросигнал с шины 16. С выходов схем «И 11 сигналы поступают на входы «установки нул триггеров 7 регистра 8. Во втором такте формирователь 3 по сигналу на птне 18 формирует ток записи , а формирователь 4 по сигналу на шипе 14 - ток запрета записи «единицы в тех разр дах , где в регистре числа 6 хранитс «единица . Така комбинаци адресных и разр дных токов (пере.магничпвает запоминаюш,ие элементы в тех разр дах чейки пам ти, где х-ранилс «нуль, который соответствует обратному коду информации, храшшой в запоминающей чейке, т. е. отрицанию «запрета по Х или «имлликащи от У к X, и где отсутствует ток запрета записи. В результате на выходах усилителей воспроизведени 2 возникнет код, вл ющийс рез льтато1.м поразр дной логической «операции Пир:са двух слов: хранимого до начала операции в чейке пам ти и поступившего на входы триггеров 5 регистра числа 6перед началом выполнени операции. Этот код с выходов усилителей воспроизведени 2 поступает на один из входов схем «И 10, на другие входы которь х поступает сигнал с шины 15. С выходов схем «И 10 сигналы подаютс на входы «установки нул триггеров 7регистра 8. В результате такой коррекции, проведениой во втором такте, в регистре 8 образуетс «сумма по модулю два двух слов. Дл выполнени операции «логическа равнозначность выбираетс необходима чейка и подаетс синхросигнал по Шй-не 17, который управл ет формированием адресного тока считьрвани , а сигналом на шине 13 включаютс формирователгг 4, которые вырабатывают токи запрета считывани в тех разр дах, где в регистре 6 хранитс «единица. При такой комбинации токов в запоминающей чейке образуетс результат «конъюнкции двух слов, расположепных в регистре б и одной из чеек накопител 1. В результате инверсии выходных сигналов усилителей воспроизведени 2, соответствующих операции «запрета по /Y, на информационные входы схем «И 11 поступает код, вл ющийс результатом операции «и.мпликаци от У к X, представл ющей собой дизъюнкцию «логической равнозначности н «запрета по F исходных слов. На управл ющие входы схем «И 11, o6Tjeдиненные между собой, подаетс синхросигнал с шины 16, разрешающий поступление си1налов с выходов схем «Н II на входы «установки единицы триггеров 7 регистра хранени результата 8. Во втором такте выбранный формирователь 3 при иаличии сигнала на шине 18 выдает импульс тока заниси, а формирователи 4 - импульс тока запрета записи в тех разр дах, где в регистре 6 хранитс «нзль, если есть синхросигнал «а шиие 14. В результате такого воздействи на. запоминающие элементы на входы схем «И 10 поступает код, вл ющийс результатом операции «запрет по Y. При наличии синхросигнала на п:ине 15 этот код выдаетс на «нулевые установочные входы триггеров 7, образу в регистре 8 результат поразр дной операции «логическа равнозначность. П р е д .м е т изобретени Логическое запоминающее устройство, содержащее на1Конитель, входы которого подключены к формировател м адресных и разр дных токов, а выходы - ко входам усилителей воспроизведени , выходы которых соединены с информационными входами схем «И первой группы, вторую группу схем «Н, схемы «НЕ, регистр Чтола, подключенный ко входам схем управлени , выходы которых соединены со входами формирователей разр дных токов, отличающеес тем, что, с целью увеличени быстродействи , оно содержит дополнительиый регистр, входы которого подключены к соответствующим выходам схем «И первой и второй групп, информационные входы схе.м «И второй группы соединены с выхода.чи схем «НЕ, входы которых соединены с выходами усилителей воспроизведени .(5i) LOGICAL STORAGE DEVICE where in the register of the number 6 is stored "zero. With such a combination of address and bit signals in the memory cell, the result of the logical operation “Inhibit on X” is formed, and the result of the “conjunction” is reproduced at the outputs of the amplifiers and 2. In those bits where the output of playback amplifier 2 corresponds to a logical "zero" by inverting the signal from the output of playback amplifier 2, the result is "Scheffer's operation, which is a disjunction of modulo-two and Pierce operations." The output signals from the ShchHem "NOT 9" are sent to the information inputs of the circuit "And 11, to the other inputs of which the emergency signal is fed from the bus 16. From the outputs of the circuits" And 11 the signals go to the inputs of the "set zero trigger 7 register 8. In the second clock, the driver 3, on signal 18, generates a write current, and shaper 4, on a spike 14 signal, blocks the write inhibit current in those bits where the unit is stored in the register of the number 6. Such a combination of address and discharge currents (the magnetic memory remembers elements in those bits of the memory cell, where x is a zero, which corresponds to the reverse code of information stored in the memory cell, i.e. the denial of the X prohibition or "im from Y to X, and where there is no recording inhibit current. As a result, the outputs of playback amplifiers 2 will have a code that is the result of a 1 bit logical" Pir operation: two words: stored before the start of the operation in the memory cell and arriving at the inputs of the trigger 5 register chi la 6 before starting the operation. This code from the outputs of the playback amplifiers 2 goes to one of the inputs of the AND 10 circuits, and the other inputs of which receive a signal from the bus 15. From the outputs of the AND 10 circuits, the signals are fed to the inputs of the Zero Trigger 7 Register 8 As a result of this correction, carried out in the second cycle, in register 8 a modulo-two word sum is formed. To perform the logical equivalence operation, the necessary cell is selected and the clock signal is applied according to N-17, which controls the generation of address current rvani, and the signal on bus 13 are turned formirovatelgg 4 which generate currents in the reading prohibition bit rows where stored in register 6 "unit. With such a combination of currents in the storage cell, the result is a "conjunction of two words located in register b and one of the cells of accumulator 1. As a result, the output signals of playback amplifiers 2 corresponding to the operation" prohibit by / Y are inverted to the information inputs of the "11" circuits the code that is the result of the operation "implication from Y to X, which is the disjunction of" logical equivalence and "prohibition on F of the original words. A sync signal from bus 16 is sent to the control inputs of the And 11, o6Tje circuits interconnected, allowing the input of the signals from the outputs of the H II to the inputs of the setting of the trigger unit 7 of the result storage register 8. In the second cycle, the selected driver 3 when the signal goes to bus 18 emits a current pulse, and drivers 4, a write inhibit current pulse in those bits where register 6 stores "ssl if there is a sync signal" and 14 others. As a result of this effect. storing elements at the inputs of the "And 10" circuit, a code is received that is the result of the operation "prohibition on Y. If there is a clock signal on n: more than 15, this code is output to the" zero setting inputs of the trigger 7, thus in register 8 the result of the bitwise operation "logical equivalence . A logical storage device containing a Connector, the inputs of which are connected to the shaper address and discharge currents, and the outputs - to the inputs of the playback amplifiers, the outputs of which are connected to the information inputs of the circuits "And the first group, the second group "H, schemes" NOT, Chtol register connected to the inputs of control circuits, the outputs of which are connected to the inputs of the drivers of discharge currents, characterized in that, in order to increase speed, it contains an additional register, inputs to torogo connected to corresponding outputs of circuits "And the first and second groups, information inputs skhe.m" And the second group are connected to circuits vyhoda.chi "NOT whose inputs are connected to outputs of the reproducing amplifiers.
IIII