SU462298A1

SU462298A1 - Device for switching to cyclic phasing of data transmission channel

Info

Publication number: SU462298A1
Application number: SU1863404A
Authority: SU
Inventors: Николай Павлович Даньшов; Анатолий Александрович Мешков; Анатолий Алексеевич Беляков; Шота Михайлович Эвьян
Original assignee: Предприятие П/Я Р-6609
Priority date: 1972-12-27
Filing date: 1972-12-27
Publication date: 1975-02-28

Description

1one

Изобретение относитс к области электросв зи , в ча1стности к передаче дискретной информации по каналам св зи.The invention relates to the field of telecommunications, in particular, to the transmission of discrete information via communication channels.

Известны устройства дл перевода в цикловое фазирование канала передачи данных, содержащие декодер, выходы которого подключены ко входам блока пам ти через счетчцк и датчик синфааности соответственно, причем к управл ющему входу декодера подключен выход модема через блок оценки сигналов стирани .There are known devices for converting the data transmission channel into cyclic phasing, which contain a decoder whose outputs are connected to the inputs of the memory unit through a counter and a sensor of respectively, and the modem output is connected to the control input of the decoder through an erase signal evaluation unit.

Одна1ко в известных устройст1вах нарушение режима циклового фазировани приводит к пропаданию или вставке передаваемой информации , что вл етс отказом канала св зи и приводит к увеличению длительности цикла фазировани и частому переводу в режим фазировани .However, in the known devices, the violation of the cyclic phasing mode leads to the disappearance or insertion of transmitted information, which is a failure of the communication channel and leads to an increase in the duration of the phasing cycle and frequent transfer to the phasing mode.

Цель изобретени - уменьшение длительности цикла фазировани и частоты перевода в режим фазировани .The purpose of the invention is to reduce the duration of the phasing cycle and the frequency of switching to the phasing mode.

Достигаетс .поставленна цель тем, что между дополнительным выходом блока оценки сигналов стирани и выходом счетчика введен дополнительный счетчик, причем ко входам сброса счетчиков подключен выход датчика спнфазности, а между выходами счетчиков включена схема занрета.The goal is achieved by the fact that an additional counter is inserted between the additional output of the erase signal evaluation unit and the counter output, and the output of the sphance sensor is connected to the reset inputs of the counter, and the circuit is switched off between the outputs of the counters.

На чертеже приведена блок-схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Устройство состонт из декодера 1, датчика синфазности 2, блока оценки сигналов стпрани 3, счетчиков 4 и 5, блока пам ти 6, блока запрета 7, модема 8.The device is composed of decoder 1, sensor of common mode 2, signal evaluation unit of device 3, counters 4 and 5, memory block 6, prohibition block 7, modem 8.

Принцип работы устройства состоит в следующем .The principle of operation of the device is as follows.

При наличии перерыва канала св зи (или помехи большой величины) с выхода декодера 1 на вход счетчика 4 подаютс импульсы, соответствующие комбинаци м, прин тым с ошибкой , и одновременно с выхода блока оценки сигналов стирани 3 на вход счетчика 5 подаютс импульсы, соответствующие комбинаци м , которые прин ты неправильным по наличию стираний, Поступающих с модема В. Так как при перерывах св зи и интенсивных помехах эффективность стираний достаточно велика , то счетчик 5, емкость которого меньше емкости счетчика 4, будет заполнен раньше, чем счетчик 4 и импульс с его выхода закроет блок запрета 7, в результате чего, импульс, по вившийс на выходе счетчика 4, на выход устройства не пройдет и канал передачи данных в цикловое фазирование переведен не будет . Этот импульс сбрасывает счетчик 5 в исходное положение и запоминаетс в блоке пам ти 6, в результате чего выборка информ ции из этого канала производитьс не будет.If there is a communication channel interruption (or a large amount of interference) from the output of decoder 1 to the input of counter 4, pulses are sent corresponding to the combinations received with an error, and simultaneously from the output of the erasure signal evaluation unit 3 to the input of counter 5 pulses are transmitted m, which are accepted incorrectly by the presence of erasures, coming from modem B. As the erase performance is large enough during communication interruptions and intense interference, counter 5, whose capacity is less than counter 4, will be filled earlier, h m counter 4 and the pulse from its output closes the prohibition unit 7, as a result, a pulse at the output of vivshiys counter 4, the output of the device will not work and data transmission channel in Cyclic phasing is not transferred. This pulse resets the counter 5 to its original position and is stored in memory block 6, as a result of which no information will be sampled from this channel.

При восстановлении канала св зи в случае, когда синфазность не потер на, на выходеWhen restoring a communication channel in the case where the synchronization is not lost, the output

датчика синфазности 2 по вл етс импульс, который перебра-сывает счетчики 4 и 5 и блок пам ти 6 в исходное состо ние.Sensor 2 appears a pulse, which reverses counters 4 and 5 and memory block 6 to its initial state.

При восстановлении канала св зи в случае, когда синфазиость нарушена, счетчик 4 будет. заполнен раньше счетчика 5, так как будут, в основном, идти ошибочные комбинации без стираний. В результате импульс с выхода счетчи ка 4 через блок запрета 7 пройдет на выход устройства и канал передачи данных будет переведен в режим циклового фазировани . Одновременно этот импульс будет записаи в пам ти 6, в результате чего выборка информации из этого канала производитьс не будет до окончани циклового фазировани .When the link is restored, in the event that the synphasity is broken, counter 4 will be. filled before counter 5, since there will be mostly wrong combinations to go without erasures. As a result, the pulse from the output of counter 4 through the inhibitor block 7 will pass to the output of the device and the data transmission channel will be switched to the cycle phasing mode. At the same time, this pulse will be recorded in memory 6, as a result of which no information will be taken from this channel until the end of the cycle phasing.

При двухканальном тракте передачи данных один из каналов может быть переведен в режим циклового фазировани также в случае окончани циклОВого фазировани в другом канале и записи импульса в блок пам ти данного канала.With a two-channel data transmission path, one of the channels can be transferred to the cycle phasing mode also in the case of the end of the cycle phasing in the other channel and recording the pulse in the memory block of this channel.

Разность емкостей счетчиков 4 и 5 должна быть такой, чтобы за врем их заполнени с достаточно большой веро тностью успели сфазироватьс тактова частота и несуш:ее колебание .The difference between the capacitances of counters 4 and 5 must be such that during their filling the clock frequency and the landing phase have enough time to phase out: its oscillation.

Предлагаемое устройство позвол ет увеличить врем наработки на отказ двухканаль ого тракта передачи данных примерно в два раза за счет того, что перерывы противоположных направлений каждого из каналов не привод т к отказу тракта. При критери х отказа , превышающих эту величину, врем наработки на отказ увеличиваетс примерно на пор док, во-первых, за счет той же причины, и, во-вторых, за счет резкого уменьшени пропадани или вставок информации.The proposed device makes it possible to increase the time between failures of a two-channel data transmission path by a factor of two due to the fact that interruptions in the opposite directions of each of the channels do not lead to a path failure. With failure criteria exceeding this value, the time between failures increases by approximately the order of, first, due to the same reason, and, second, due to a sharp decrease in loss or insertions of information.

Предмет изобретени Subject invention

Устройство дл перевода в режим циклового фазировани канала передачи данных, содержаш;ее декодер, выходы которого подключены ко входам блока пам ти, через счетчик и датчик синфазности соответственно, причем к уиравл юшему входу декодера подключен выход модема через блок оценки сигналов стирани , отличающеес тем, что, с целью уменьшени длительности цикла фазировани и частоты перевода в режим фазировани , между дополнительным выходом блока оценки сигналов стирани и выходом счетчика введен дополнительный счетчик, причем ко входам сброса счетчиков подключен выход датчика синфазности, а между выходами счетчиков включена схема запрета.A device for switching to the cyclic phasing mode of a data transmission channel, comprising: its decoder, whose outputs are connected to the inputs of the memory unit, via a counter and an in-phase sensor, respectively, and the modem output is connected to the decoder input through an erase signal evaluation unit, that, in order to reduce the duration of the phasing cycle and the frequency of switching to the phasing mode, an additional counter was inserted between the additional output of the erase signal evaluation unit and the output of the counter reset counters connected in phase sensor output, and the outputs of the counter circuit included prohibition.