SU446942A1 - Устройство запаздывани - Google Patents

Description

1

Изобретение относитс  к об- I ласти аналоговой вычислительной техники и может быть использовано при моделировании на универсальных АБМ систем, содержащих звень  временного запаздывани  ( в том числе и управл емого), в также при построении блоков запаздывани .

Известны устройства, имитирующие запаздывание путем воспроизведени  с помощью четырех операционных усилителей первых трех членов разложени  требуемой передаточной функции в р д Паде. При этом часть передаточной функции звена запаздывани , предполагающа  наличие дифференцировани , воспроизводитс  с помощью разности двух передаточных функций, что позвол ет избежать  вного дифференцировани .

Известны устройства указанного типа, обеспечивающие воспроизведение регулируемого запаздывани .

Однако в существующих устройствах вследствие использовани  раз1ности двух передаточных функций дл  достижени  необходимой точности требуетс  строгий баланс р да элементов схемы, нарушение которого приводит к существенным искажени м не только фазовой, но и амплитудной частотных характеристик устройства в определенных диапазонах частоты и амплитуды входного сигнала. Эти показани  усугуб0 л ютс  в схемах с управл емым запаздыванием .

Целью изобретени   вл етс  повышение точности и имитации запаздывани  за счет перестройки схемы

5 воспроизведени  известной передаточной функции.

Указанна  цель .достигаетс  непосредственным воспроизведением части передаточной функции звена запаздывани  путем соединени  выхода апериодического звена с одним из входов сумматора. При этом в отличие от известных схем отсутствуют непосредственные св зи входа Iустройства со входом интегрирующего звена и выхода последнего со вхо дом сумматора. Помимо повышени  точ ности воспроизведени  запаздывани  это несколько упрощает схему устройства , уменьшает число и упрощает некоторые из уравнений, св зывающих между собой ее параметры. На чертеже показана блок-схема устройства. Входна  клемма I устройства соединена со входом сумматора 2 и со входом апериодического звена 3. Во внешнюю обратную св зь апериодического звена между его выходом и одним входом включены последовательно соединенные интегратор 4 и инвертор 5. Все указанные звень  (апериодическое, интегрирующее, инвертор и сумматор) собраны по известным схемам на операционных усилител х посто нного тока, обладающих свойством инвертировани  знака. Выход апериодического звена соединен непосредственно со вторым входом сумматора 2, В цепь обратной св зи апериодического звена включена дополнительна  параллельна  ветвь, состо ща  из последовательно соединенного множительного знака 6 и конденсатора 7; аналогична  ветвь, состо ща  из множительного звена 8 и конденсатора 9 используетс  в цепи обратной св зи интегратора. Вторые входы множительных звеньев соединены с источником 10 управл ющего сигнала. Передаточна  функци  устройства при отключенном входе сумматора и посто нном управл ющем сигнале имеет вид: i(f} аур + 0-3 р а, -посто нные коэффициенты, -оператор дифференцировани . Дл  реализации ее не потребовалось ни непосредственного дифференцировани , ни вычитани  одной передаточной функции из другой, что обеспечивает в реальных услови х более точное выполнение определ емых ею преобразований сигнала по сравнению с известными устройствами. При соответствующим образом выбранных параметрах схемы обща  передаточна  функци  предлагаемого устройства W(P)( 12 2 где К -методическа  ошибка; Т- врем  запаздывани , обеспечивает воспроизведение на его выходе сигнала с запаздыванием на величину 7 относительно входа с известной методической ошибкой. Величины посто нных времени апериодического звена и интегратора, а следоательно , и величина запаздывани  Т,  вл ютс  линейными функци ми управл ющего сигнала, поступающего с источника 10 на соответствущие входы множительных звеньев 6 и 8, ПРЕДМЕТ ИЗОБРЕТЕНИЯ Устройство запаздывани , содержащее сумматор и апериодическое звено, входы которых соединены с входной клеммой устройства, в обратную цепь апериодического звена включены последовательно соединенные интегрирущее звено и инвертор , блок управлени , состо щий из множительных звеньев, включенных в обратную цепь апериодического звена и интегратора, а управл ющие входи соединены с источником управл ющего сигнала, отличающеес  тем, что, с целью повышени  точности работы устройства , выход апериодического звена подключен ко входу сумматора.