Изобретение относитс к технике передачи информации и может быть использовано в системах передачи дискретных сообщений дл обеспечени синфазной работы делителей и распределителей и в системах с импульснокодовой модул цией. Известны резервированные устройства цикловой синхронизации, содержащие основной и резервный блоки синхронизации, управл емые триггером переключени на резерв блока коммутации , причем каждый блок синхронизации содержит опознователь маркерного сигнала, управл емый формирователем стробирующих импульсов, а также индикатор состо ни синхронизма и блок управлени делителем частоты . Однако известные устройства имеют большое врем установлени синхронизма при приеме сигналов, в которых дл передачи синхрогруппы используетс небольшое число позицпй каждого цикла. С целью сокращени времени восстановлени синхронизма при относительно малом числе позиций в цикле, отведенных дл передачи маркерного сигнала, в предлагаемом устройстве к дополнительному входу опознавател маркерного сигнала каждого блока синхронизации подключен соответствующий выход блока управлени поиском, к одним входам которого подключены парафазные выходы триггера переключени на резерв, а к другим его входам и к дополнительным входам блока коммутации подключены выходы поиска индикатора состо ни синхронизма и выходы проверки наличи и поиска маркерного сигнала формировател стробирующих импульсов , причем выходы инверсных сигналов блока управлени поиском подключены к соответствующим входам блока коммутации, кроме того, в каждом блоке синхронизации между соответствующими выходами опознавател маркерного сигпала и индикатора состо ни синхронизма, а также триггера переключени на резерв блока коммутации включен рещающий блок, управл ющий, в свою очере/чь, индикатором состо ни синхронизма и блоком управлени делителем частоты. На чертеже представлена блок-схема резервированного устройства цикловой синхронизации . Резервируемые блоки 1 синхронизации подключены своим выходом поиска маркерного сигнала ко входам блока 2 коммутации и блока 3 управлени поиском. Вход делител 4 частоты следовани импульсов блока 1 синхронизации соединен с выходом блока 5 управлени делителем, а выход со входом узла 6 формировани выходного сигнала. Второй выход делител 4 подсоединен к формирователю 7 стробирующих импульсов. Один из входов блока 5 соединен с выходом решающего блока 8, который двум своими входами подключен к выходам поиска и установившегос режима индикатора 9 состо ни синхронизма. Выходы проверки паличи и поиска маркерного сигнала формировател 7 подключены ко входам опознавател 10 маркерного сигнала. Выходы триггера И переключени на резерв блока 2 коммутапии соединены с блоком 3 управлени поиском, решаюш,им блоком 8 и узлом 6. Входы триггера 11 подсоединены к объединенным выходам схем «И 12, 122 и 13i, 132, а выходы подключены также ко входам схем «И 14, 142 и 15i, 162. К схемам «И 13i, 14i и 15i подключен инверсный выход со схемы «НЕ 16, а к схеме «И 14 подсоединен инверсный выход со схемы «НЕ 17. К схемам «И 13i, 142 и 152 подключен инверсный выход со схемы «НЕ 1б2, а к схеме «И 142 подсоединен инверсный выход со схемы «НЕ 172. Резервированное устройство цикловой синхронизации измен ет режимы своей работы в зависимости от положени иидикатора 9 каждого блока 1 синхронизации. Когда основной и резервный блоки наход тс в установившемс режиме, режим работы решающего блока 8 задаетс триггером 11. Решающий блок 8 основного блока синхронизации определ ет заданную помехоустойчивость по выходу из синхронизма, а решаюший блок 8 резервного блока синхронизации обеспечивает выход из состо ни синхронизма по первому же сбою, обнаруженному опозпавателем 10. Импульс с решающего блока поступает па индикатор 9, мен режим его работы, и на схему «И 13, однако пока основной блок синхронизации находитс в установившемс режиме, на эту схему подаетс сигнал установившегос режима со своего блока синхронизации, а следовательно , совпадение сигналов в схеме «И 13 не происходит и триггер I1 не мен ет своего положени . Если сбой маркерного сигнала случаен, то резервный блок синхронизации после последовательного опробировани позиций цикла возвращаетс к той же позиции, с которой был начат поиск. В режиме поиска состо ни синхронизма одним резервным блоком синхронизации опознаватель 10 опробует все позиции цикла. Дл исключени ложной фиксации синхронизма переход в установившийс режим резервного блока 1 синхронизации производитс решающим блоком 8 с папбольшей чперциопностью. Если же установившийс режим резервного блока синхронизации соответствует той же позиции цикла, что и у основного , то в схеме «И 132 не происходит совпадени сигналов и переключение триггера 11 не присходит, в результате чего основной блок синхронизации остаетс основным, а резервный - резервным. Когда основной блок 1 синхронизма 10 обнаруживает отсутствие синхронизма, его индикатор 9 переходит в режим поиска, и решающий блок 8 подает импульс на остановку делител 4 через блок 5 при каждом сбое маркерного сигнала, а запуск делител 4 происходит при обнаружении маркерной комбинации в опознавателе 10. В момент обнаружени основным блоком синхронизации отсутстви синхронизма резервный блок синхронизации провер ет наличие синхронизма на какойлибо позиции цикла, где получен отклик на маркерную комбипацию, в результате через схему «НЕ 17i подаетс открывающее напр жение на схему «Н 14i, котора начинает подавать на опозпаватель 10 запрещающий сигнал до тех пор, пока на его вход поступают позиции цикла, опробованные опознавателем 10 резервного блока синхронизации в предыдущих циклах работы, когда поиск проводил один резервный блок синхронизации. На той позиции цикла, на которой резервный блок синхронизации 1 начинает провер ть наличие синхронизма, импульс проверки синхронизма через схему «НЕ 16 запрещает совпадение в схемах «И 142 и 152 и переключает триггер 11 таким образом, что резервный блок синхронизации становитс основным, а основной - резервным. Таким образом, нроисходит поочередна работа обоих блоков синхронизации в режиме поиска, и первый из блоков синхронизации, который обнаруживает маркерную группу, становитс основным и переходит в установивщийс режим. Резервный блок фиксирует то же положение синхронизма, но после последовательного опробывани всех позиций цикла он фиксирует установившийс режим еще один раз. Предмет изобретени Резервированное устройство цикловой синхронизации , содержащее основной и резерг ный блоки синхронизации, управл емые три) гером переключени на резерв блока комму тации, причем каждый блок синхронизации содержит опознаватель маркерного сигнала, управл емый формирователем стробирующих импульсов, а также индикатор состо ни синхронизма и блок управлени делителем частоты , отличающеес тем, что, с целью сокращени времени восстановлени синхронизма при относительно малом числе позиций в цикле, отведенных дл передачи маркерного сигнала, к дополнительному входу опознавател маркерного сигнала каждого блока синхронизации подключен соответствующий выход блока управлени поиском, к одним входам которого подключены парафазные выходы триггера переключени на резерв, а к другим его входам и к дополнительным входам блока коммутации подключены выходы поиска инднкатора состо ни синхронизма и выходы проверки наличи и поиска маркерного сигнала формировател стробирующих импульсов , причем выходы инверсных сигналов блока управлени поиском подключены к соответствующим входам блока коммутации, кроме того, в каждом блоке синхронизации между соответствующими выходами опознавател маркерного сигнала и индикатора состо ни синхронизма, а также триггера переключени на резерв блока коммутации йключен решающий блок, уиравл ющий, в свою очередь, индикатором состо ни синхронизма и блоком уиравлени делителем частоты .The invention relates to information transmission techniques and can be used in discrete message transmission systems for providing in-phase operation of dividers and distributors and in systems with pulse code modulation. Redundant frame alignment devices are known that contain a main and a backup synchronization unit controlled by a switching trigger of a switching unit reserve, each synchronization unit containing a marker signal identifier controlled by a gating driver, as well as a synchronization indicator and a frequency divider control unit. However, the known devices have a large time to establish synchronism when receiving signals, in which a small number of positions of each cycle is used for transmitting the synchronization pattern. In order to reduce the synchronism recovery time with a relatively small number of positions in the cycle allocated for transmitting the marker signal, in the proposed device, the auxiliary input of the marker marker signal of each synchronization unit is connected to the corresponding output of the search control unit, to one input of which paraphase redundancy switch outputs are connected , and to its other inputs and to the additional inputs of the switching unit there are connected the search outputs of the synchronization indicator and the outputs checking the presence and search of the marker signal of the gate pulse generator, the outputs of the inverse signals of the search control unit are connected to the corresponding inputs of the switching unit, moreover, in each synchronization unit between the corresponding outputs of the marker sigal identification and synchronism state indicator, as well as the trigger for switching to the reserve of the unit The switching unit includes a decisive control unit, which, in turn, controls the synchronism state indicator and the frequency divider control unit. The drawing shows a block diagram of a redundant frame alignment device. The reserved synchronization units 1 are connected by their search output of the marker signal to the inputs of the switching unit 2 and the search control unit 3. The input of the divider 4 pulse frequency of the synchronization unit 1 is connected to the output of the divider control unit 5, and the output to the input of the output signal generating unit 6. The second output of the divider 4 is connected to the gate driver 7 of the gating pulses. One of the inputs of block 5 is connected to the output of decision block 8, which is connected to the search outputs and the steady state of the synchronism state indicator 9 with its two inputs. The outputs of checking the paliches and searching for the marker signal of the driver 7 are connected to the inputs of the identifier 10 of the marker signal. The outputs of the trigger And switch to the reserve of the switching unit 2 are connected to the search control unit 3, I decide, block 8 and node 6. The inputs of the trigger 11 are connected to the combined outputs of the And 12, 122 and 13i, 132 circuits, and the outputs are also connected to the inputs of the "And 14, 142 and 15i, 162. To the circuits" And 13i, 14i and 15i is connected an inverse output from the circuit "NOT 16, and to the circuit" And 14 is connected an inverse output from the circuit "NOT 17. To circuits" And 13i, 142 and 152 an inverse output from the circuit “NOT 1b2 is connected, and an inverse output from the circuit“ NOT 172 ”is connected to the circuit“ And 142 ”. A redundant frame synchronous device ation alters its operating modes depending on the position of each block 9 iidikatora 1 synchronization. When the main and standby units are in steady state, the operation mode of the decision unit 8 is set by trigger 11. The decision unit 8 of the main synchronization unit determines the specified interference stability of the synchronization unit, and the decision unit 8 of the backup synchronization unit ensures the output of the first synchronization state the same fault detected by the opener 10. The impulse from the decision block enters indicator 9, its mode of operation, and the AND 13 circuit, however, while the main synchronization unit is in steady state, A signal of a steady state signal is supplied to this circuit from its synchronization unit, and therefore, the coincidence of the signals in the AND circuit 13 does not occur and the trigger I1 does not change its position. If the marker signal fails randomly, the backup synchronization unit, after successively testing the loop positions, returns to the same position from which the search was started. In the synchronization state search mode, one standby sync unit identifies 10 all positions of the cycle. In order to eliminate false synchronization, the transition to the established mode of the backup synchronization unit 1 is performed by the decision block 8 with increased perceptibility. If the established mode of the backup synchronization block corresponds to the same cycle position as that of the main one, then the And 132 scheme does not match the signals and the switching of the trigger 11 does not occur, with the result that the main synchronization unit remains the main one and the standby one is the backup one. When the master synchronization unit 1 detects a lack of synchronism, its indicator 9 goes into search mode, and decision block 8 sends a pulse to stop divider 4 through block 5 each time the marker signal fails, and the divider 4 starts when it detects a marker combination in the identifier 10. At the time of detection of the synchronization by the main synchronization unit, the backup synchronization unit checks for synchronization at any position of the cycle where the response to the marker combination was received, as a result, through the scheme 17i is provided which opens the voltage across the circuit "H 14i, which starts to supply at opozpavatel 10 inhibit signal as long as its input receives Cycle position tested identifier for 10 backup sync block in previous cycles of operation, when a search is conducted one backup sync block. At the cycle position at which the backup synchronization unit 1 begins to check for synchronism, the synchronism check pulse through the NOT 16 circuit prohibits a match in the AND 142 and 152 circuits and switches the trigger 11 so that the backup synchronization block becomes the main one - backup. Thus, both synchronization blocks work alternately in the search mode, and the first synchronization block that detects the marker group becomes the main one and goes into the steady state. The standby unit fixes the same synchronization position, but after successively testing all the positions of the cycle, it fixes the steady state one more time. Subject of the Invention A redundant frame alignment device containing a main and a reserve synchronization block, controlled by a three-switch switching unit to a switching unit reserve, each synchronization block containing a marker identifier controlled by a gating driver, as well as a synchronization indicator and block frequency divider control, characterized in that, in order to reduce the synchronization recovery time with a relatively small number of positions in the cycle allocated for of the marker signal, the corresponding output of the search control block is connected to the auxiliary input of the marker signal identification signal of each synchronization unit, the single-phase outputs of the switching trigger trigger are connected to one input, and the synchronism matching indicator search outputs are connected to its other inputs and additional inputs of the switching unit and outputs for checking the presence and search for the marker signal of the gate pulse generator, with the outputs of the inverse signals of the search control block under They are connected to the corresponding inputs of the switching unit, in addition, in each synchronization unit between the corresponding outputs of the identifier of the marker signal and the synchronization state indicator, as well as the trigger for switching to the switching unit reserve, the decisive unit is turned on, which in turn is synchronized with the synchronization indicator and Uravleni unit frequency divider.
-..- ..
ггyy