SU438024A1

SU438024A1 - Электронна модель удара

Info

Publication number: SU438024A1
Application number: SU1705195A
Authority: SU
Inventors: Станислав Александрович Басов; Татьяна Сергеевна Шикунова
Original assignee: Институт Автоматики Ан Киргизской Сср
Priority date: 1971-10-13
Filing date: 1971-10-13
Publication date: 1974-07-30

Description

Изобретение относитс к области вычислительной техники и может быть применено дл исследовани виброударных систем.

Известна электронна модель удара, содержаща управл емый след щий операционный усилитель, инвертор, делитель напр жени , интегратор , блок сравнени и управл емый интегрирующий операционный усилитель.

В момент удара управл емый интегрирующий операционный усилитель, вычисл ющий скорость движени тела, и управл емый след щий операционный усилитель, хран щий информацию о нредударной скорости, обмениваютс своими с|)ункци ми, т. е. происходит периодическое чередование режимов работы рещающих элементов.

Целью изобретени вл етс повыщение точности моделировани .

С этой целью в устройстве к выходу блока сравнени подключен блок задержки процесса рещени , первый выход которого соединен с первыми управл ющими входами управл емого след щего операционного усилител и управл емого интегрирующего операционного усилител , их вторые управл ющие входы соединены со вторым выходом блока задержки процесса решени , третий выход которого соединен с третьим управл ющим входом управл емого интегрирующего операционного усилител .

Это позвол ет улучшить качество процесса перезар дки емкостей ъ обратной св зи управл емых операционных усилителей и тем самым ликвидировать ощибку слежени , т. е. повысить точность моделировани процесса. Устройство изображено на чертеже. Модель состоит из управл емого интегрирующего операционного усилител 1, интегратора 2, управл емого след щего операционного усилител 3, делител напр жени 4, инвертора 5, блока сравнени 6 типа «Sign Y и блока задержки процесса рещени 7. Модель работает следующим образом. Под действием возмущающей функции f(t),

поданной на основной вход управл емого интегрирующего операционного усилител 1, работающего в режиме «Рещени , на его выходе формируетс напр жение, соответствующее скорости Y, а на выходе интегратора 2 - напр жение , соответствующее перемещению Y. Одновременно управл емый след щий операционный усилитель 3 отслеживает изменение инвертированного напр жени на выходе управл емого интегрирующего операционного

усилител 1 пропорционально коэффициенту восстановлени скорости а. В момент удара срабатывает блок сравнени и формирует на выходах блока задержки процесса рещени сигналы и, R, U. Сигналом U останавливаетс процесс решени , управл емый след щий

бперациоНный усилитель 3 переводитс в режим «Хранеиие, а управл емый иптегрирующий операционный усилитель 1 - в режим «Слежение. Емкость в обратной св зи усилител 1 перезар жаетс до значени напр жени , равного напр жению на усилителе 3, соответствующего величине послеударной скорости .

С выдержкой времени, достаточной дл окончани процесса перезар дки емкости, сигналом R усилитель 3 возвращаетс в режим «Слежение, а с некоторым интервалом сигналом и осуществл етс «Пуск модели.

Предмет изобретени

Электронна модель удара с упругим или полуупругим ограничителем, содержаща управл емый след щий операционный усилитель с одним основным и двум управл ющими входами, инвертор, делитель напр жени , интегратор , выход которого соединен со входом блока сравнени , управл емый интегрирующий операционный усилитель с двум основными и трем управл ющими входами, выход которого соединен со входом интегратора и через последовательно включенные делитель напр жени и инвертор с основным входом управл емого след щего операционного усилител , выход которого соединен с одним из основных входов управл емого интегрирующего операционного усилител , второй основной

вход которого соединен с входной клеммой устройства, отличающа с тем, что, с целью повыщени точности моделировани , оно содержит подключенный к выходу блока сравнени блок задержки процесса рещени ,

первый выход которого соединен с первыми управл ющими входами управл емого след щего операционного усилител и управл емого интегрирующего операционного усилител , их вторые управл ющие входы соединены со вторым выходом блока задержки процесса рещени , третий выход которого соединен с третьим управл ющим входом управл емого интегрирующего операционного усилител .