SU436362A1 - Устройство для умножения и деления напряжений - Google Patents

Description

1

Изобретение используетс  в аналого-цифровых вычислительных машинах.

Известно устройство, содержащее интеграторы , нуль-орган, блок сравнени , ключи, аналоговый запоминающий блок, логические элементы «И, тактовый генератор. Вход первого интегратора через первый и второй ключи соединен с источниками первого и третьего входных напр жений соответственно, а вход второго интегратора через третий и четвертый ключи соединен с источниками опорного и второго входного напр жений.

Недостатком известного устройства  вл етс  погрешность, обусловленна  нестабильностью масштабных коэффициентов интегратора.

Предложенное устройство от известного отличаетс  тем, что с целью увеличени  точности в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент «И с нулевым входом первого триггера, единичный выход которого соединен через второй логический элемент «И с управл ющими входами второго и четвертого ключей. Входы блока сравнени  соединены с выходом второго интегратора и источником опорного напр жени , а БЫХОД соединен через третий логический элемент «И с нулевым входом второго триггера, единичный выход которого соединен через четвертый логический элемент «И с управл ющими входами первого и третьего ключей.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - временные диаграммы напр жений. (На фиг. 2 отдельные диаграммы обозначены одинаковыми буквами с соответствующими цеп ми на фиг. 1).

Предлагаемое устройство содержит ключи , интеграторы 5 и 6, нуль-орган 7, блок сравнени  8, логические элементы «И 9-16, триггеры 17 и 18, счетный триггер 19, тактовый генератор 20 и аналоговый запоминающий блок 21.

Устройство решает следующее уравнение:

и f/,j/

и.

15

Выходное напр жение Ьвых снимаетс  с аналогового запоминающего блока 21.

При таком схемном решении устройства положительный эффект достигаетс  за счет

двухтактного (компенсационного) интегрировани  входных сигналов, причем интеграторы поочередно выполн ют функции генератора опорных временных интервалов, определ ющих длительность соответствующего такта.

Длительность опорных интервалов находитс  в такой зависимости от масштабных коэффициентов интеграторов и входных напр жений, что в результате масштабпые коэффициенты интеграторов сокращаютс  и полностью устран етс  зависимость от них выходного напр жени . Это снижает погрешность устройства умножени  и делени  и упрощает его схему и консгрукцию, так как аозвол ет использовать интеграторы с нестабильными масштаоными коэффициентами.

Jj.oiM4ecKaH часть устройства, состо ща  из элеменшв ;И 9-16 и триггеров 17-19 функциональной схемы, в соответствии с сигналами , получаемыми от тактового генератора /.О, нуль-органа 7 и блока сравнени  Ь, вырабатывает последовательность импульсов, управл ющих режимом раооты аналоговой части устройства, включающей в себ  ключи 1-4, интеграторы о и 6 и блок 21 функциональной схемы.

Полный рабочий цикл устройства занимает интервал времени () и включает в себ  два такта интегрировани  Ti и TZ. Циклы следуют один за другим так, что коиец предыдущего г  вл етс  началом последующего ti.

В начале каждого цикла в течение интервала времени () сигналами тактового генератора 20 и логического элемента «И 13 (Кривые а и /) интеграторы б и 6 устанавливаютс  в исходное нулевое состо ние (кривые У и т). Ключи 1-4 наход тс  в разомкнутом состо нии.

В момент времени 4 управл ющий сигнал с логического элемента «И 12 (крива  h) переводит ключи 1 и 3 в замкнутое состо ние. Начинаетс  первый такт интегрировани  7ь в течение которого ключи 1 и 3 подключают входы интеграторов 5 и 6 (кривые г и /) к источникам входного Ui и опорного UQ напр л ений соответственно. Длительность первого такта определ ет интегратор 6. Его выходное напр жение (крива  т) в интервале времени Оз-4) линейно измен етс .

В момент времени 4 линейно-измен ющеес  напр жение но модулю становитс  равным напр жению Uo, и срабатывает блок сравнени  8, на второй вход которого также подано напр жение L/Q. По сигналу из блока сравнени  8 (крива  п) логическа  часть устройства переводит ключи 1 и 3 в разомкнутое состо ние (крива  /г). Па выходе интегратора 6 момент времени /з фиксируетс  напр жение UQ (крива  т).

Таким образом, длительность первого такта интегрировани  Ti(t3-tz) зависит только от масштабного коэффициента Ке интегратора 6:

Г - J

Так как в течение интервала TI интегратор 5 интегрировал напр жение f/i, то в момент времени ts при размыкании ключа 3 на выходе интегратора 5 фиксируетс  напр жение (крива  /).

В течение интервала времени (5-4) сигналом тактового генератора 20 (крива  а) интегратор 6 устанавливаетс  в исходное нулевое состо ние (крива  т).

В момент времени is управл ющий сигнал с логического элемента «И 10 (крива  е)

переводит ранее разомкнутые ключи 2 и 4 в замкнутое состо ние. Начинаетс  второй такм интегрировани  TZ, в течение которого ключи 2 и 4 подключают входы интеграторов 5 и б (кривые г и /) к источникам входных на-пр л ений 1/3 и {/2 соответственно. Длительность второго такта определ ет интегратор 5. Так как напр жение бз на входе интегратора 5 имеет пол рность, противоположную пол рности напр жени  L/i, то выходное напр жение интегратора 5 (крива1Я /) в интервале времени (/6-4) уменьшаетс  по линейному закону. В момент времени te линейно-измен ющеес  напр жение переходит через нуль, и срабатывает нуль-орган 7. По сигналу нуль-органа 7 (крива  k) логическа  часть устройства переводит ключи 2 и 4 в разомкнутое состо ние (крива  е). Па выходе интегратора 5 фиксируетс  напр жение, близкое к нулю (крива  /;.

Таким образом, длительность, второго такта интегрировани  72 (4-4) равна:

т 2 -

US-K,

Так как в течение интервала TZ интегратор 6 интегрировал напр жение Uz, то в момент времени 4 при размыкании ключа 4 на выходе интегратора 6 фиксируетс  напр жение (крива  т), равное:

вь.,..

Подставив в это уравнение значение TZ, получим:

г, rf/

ВЫХ -,;

Из этого уравнени  видно, что выходное напр жение устройства зависит только от входных напр жений и не зависит от масштабных коэффициентов интеграторов 5 и 6.

В течение интервала времени (т-U) управл ющий сигнал с логического элемента «И 16 (крива  g) устанавливает аналоговый запоминающий блок 21 в режим запоминани  напр жени  f/вых с выхода интегратора 6 (крива  т).

Папр жение, запомненное в аналоговом запоминающем блоке 21, корректируетс  в следующем рабочем цикле.

Таким образом, выходна  величина устройства так же, как и входные величины, представл етс  в виде непрерывного медленно измен ющегос  напр жени .

В течение некоторой части рабочего цикла сигналы на выходах нуль-органа 7 и блока сравнени  8 могут быть неопределенными (заштрихованные части кривых fe и /г). Это объ сн етс  тем, что при ВЫХОДНОМ напр жении

интегратора 5, близком к нулю, состо ние нуль-органа 7 Определ етс  случайными факторами - флуктуаци ми и дрейфом н)левого уровн . Также неопределенно состо ние блока сравнени  8 при близкой к нулю разности

между выходным напр жением и-нтегратора 6 и опорным напр жением UQ. Логическа  часть исключает сбои в работе устройства, обусловленные этими факторами, и формирует управл ющие сигналы, последовательность которых определ етс  сигналами тактового генератора 20 и счетного триггера 19 (кривые а и Ь). С помощью логических элементов «И 14 и 9 триггер 17 устанавливаетс  в состо ние в момент Бремени tz при равенствеаДб 1, и переворот его в состо ние происходит только в интервале времени ( по первому сигналу нуль-органа 7, При котором выполн етс  равенство 1 (кривые а, Ь, с k). С помощью логических элементов «И 15 и 11 триггер 18 устанавливаетс  в состо ние момент времени U при равенстве , и переворот его в состо ние происходит только в интервале времени () по первому сигналу п блока сравнени  8, при котором выполн етс  равенство b/ п (кривые а, Ь, d v( п). Логические элементы «И 10, 13, 16 и 12 формируют управл ющие сигналы в -соответствии с уравнени ми: e--bf c, f , g , h--b/ d. Предмет изобретени  Устройство дл  умножени  и делени  напр жений , содержащее интеграторы, нуль-орган , блок сравнени , ключи, аналоговый запоминающий блок, логические элементы «И, тактовый генератор, причем вход первого интегратора через первый и второй ключи соединен с источниками первого и третьего входных напр жений соответствекно, а вход второго интегратора через третий и четвертый ключи соединен с источниками опорного и второго входного напр жений, отличающеес  тем, что, с целью увеличени  точности, в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент «И с нулевым входом первого триггера, единичный выход которого соединен через второй логический элемент «И с управл ющими входами второго и четвертого ключей; входы блока сравнени  соединены с выходом второго интегратора и источником опорного напр жени , а выход соединен через третий логический элемент «И с нулевым входом второго триггера, единичный выход которого соединен через четвертый логический элемент «И с управл ющими входами первого и третьего ключей.

i/г