SU436350A1

SU436350A1 - BINARY SUMMATOR

Info

Publication number: SU436350A1
Application number: SU1668560A
Authority: SU
Original assignee: Ю. Н. Корнев, С. В. Пискунов , С. Н. Сергеев; Институт математики Сибирского отделени СССР
Priority date: 1971-06-14
Filing date: 1971-06-14
Publication date: 1974-07-15

Description

1one

Предлагаемое изобретение относитс к области вычислительной техники и автоматики и может найти применение при построении вычислительных и упраБл юпдих устройств.The present invention relates to the field of computing and automation and can be used in the construction of computing and control devices.

Известны двоичные сумматоры, состо щие из т р дов по л. разр дов в каждом, причем каждый разр д сумматора содержит схемы «И, «ИЛИ, «НЕ и триггер, единичный выход которого соединен с первыми входами первой и второй схем «И, а единичный и нулевой входы его соединены соответственно с выходами первой и второй схем «ИЛИ.Binary adders are known, consisting of ratios of l. bits in each, and each bit of the adder contains circuits “AND,“ OR, “NOT and a trigger, the unit output of which is connected to the first inputs of the first and second circuits“ AND, and its single and zero inputs are connected respectively to the outputs of the first and second schemes "OR.

Все эти сумматоры в отличие от предлагаемого не могут работать в конвейерном режиме , а также не могут быть разбиты на несколько зон, в каждой из которых может осуществл тьс как параллельное сложение группы чисел, так и конвейерное сложение многих групп чисел. Это в р де случаев приводит к неэффективному использованию оборудовани и снижает быстродействие сумматора.All these adders, unlike the proposed one, cannot operate in a pipeline mode, and also cannot be divided into several zones, in each of which both parallel addition of a group of numbers and conveyor addition of many groups of numbers can be carried out. This in some cases leads to inefficient use of equipment and reduces the performance of the adder.

Целью изобретени вл етс увеличение производительности сумматора.The aim of the invention is to increase the performance of the adder.

Предлагаемый сумматор отличаетс от известных тем, что в нем первый вход любого разр да соединен со вторым входом первой схемы «И, второй вход - с третьим входом первой схемы «РЬ, третий вход соединен со вторым входом второй схемы «И и через схему «НЕ - с четвертым входом первой схемы «И. Четвертый вход соединен с п тым входом первой схемы «И и с третьим входом второй схемы «И, п тый вход соединен с щестым входом первой схемы «И и с четвертым входом второй схемы «И. Шестой и седьмой входы соединены соответственно с первым и вторым входами первой схемы «ИЛИ, восьмой вход соединен с нервым входом второйThe proposed adder differs from the known ones in that the first input of any bit is connected to the second input of the first circuit "And, the second input to the third input of the first circuit" Pb, the third input is connected to the second input of the second circuit "And and through the circuit" - with the fourth entrance of the first scheme “I. The fourth input is connected to the fifth input of the first I circuit and to the third input of the second I circuit, the fifth input is connected to the second input of the first And circuit, and to the fourth input of the second I. The sixth and seventh inputs are connected respectively to the first and second inputs of the first “OR” circuit, the eighth input is connected to the nerve input of the second

схемы «ИЛИ. Первый выход соединен с нулевым выходом триггера, второй и третий выходы соединены соответственно с выходами первой и второй схем «И и вторым и третьим входом второй схемы «ИЛИ. При этом уschemes “OR. The first output is connected to the zero output of the trigger, the second and third outputs are connected respectively to the outputs of the first and second And circuits, and the second and third inputs of the second OR circuit. At the same time

каждого i-ro разр да -го р да первый вход соединен с первым выходом (t-f 1)-го разр да fe-ro р да, второй вход - с первым выходом (г-|-1)-го разр да (k-1)-го р да, третий вход соединен с первым выходом i-roof each i-ro bit of the dth row and the first input is connected to the first output of (tf 1) -th bit of fe-ro p yes, the second input is connected to the first output of (r- | -1) -th bit (k- 1) pth yes, the third input is connected to the first output of i-ro

разр да ( + 1)-го р да, четвертый вход соединен с первым выходом i-ro разр да (k-1)-го р да, п тый вход соединен с управл ющим входом устройства, шестой вход соединен со вторым выходом i-ro разр даbit (+ 1) -th row, the fourth input is connected to the first output of the i-ro bit (k-1) -th row, the fifth input is connected to the control input of the device, the sixth input is connected to the second output i- ro bit

(k-1)-го р да, седьмой вход соединен с третьим выходом (i-1)-го разр да /г-го р да , а восьмой вход соединен с третьим выходом i-ro разр да (k- 1)-го р да.(k-1) -th row, the seventh input is connected to the third output of the (i-1) -th digit / th-th row, and the eighth input is connected to the third output of the i-th discharge (k- 1) - oh yes

На фиг. 1 приведена логическа схема одиого разр да сумматора; на фиг. 2 - схема соединений входов каждого разр да сумматора с выходами других разр дов сумматора. Логическа схема разр да сумматора содержит шестивходовую схему «И 1, четырехвходовую схему «И 2, схему «НЕ 3, двухвходовую схему «ИЛИ 4, трехвходовую схему «ИЛИ 5 и триггер 6. Единичный выход 7 триггера соединен с первыми входами 8 и 9 первой и второй схем «И 1 и 2. Первый вход 10 разр да соединен со вторым входом 11 первой схемы «И 1, второй вход 12 - с третьим входом 13 первой схемы «И 1, третий вход 14 соединен со вторым входом 15 второй схемы «И 2 и через схему «НЕ - с четвертым входом 16 первой схемы «И 1, четвертый вход 17 соединен с п тым входом 18 первой схемы «И 1 и с третьим, входом 19 второй схемы «И 2, п тый .вход 20 соединен с шестым входом 21 первой схемы «И 1 и с четвертым входом 22 второй схемы «И 2, шестой 23 и седьмой 24 входы соединены соответственно с первым 25 и вторым 26 входами первой схемы «ИЛИ 4, восьмой вход 27 соединен с первым входом 28 второй схемы «ИЛИ 5. Первый выход 29 разр да соединен с нулевым выходом 30 триггера 6, второй 31 и третий 32 выходы соединены соответственно с выходами 33 и 34 первой и второй схем «И и вторым 35 и третьим 36 входами второй схемы «ИЛИ. П тый вход 20 разр да сумматора соединен с управл ющим входом устройства. Разр ды сумматора нумеруютс справа налево , р ды - снизу вверх. В каждом i-ом разр де 37 k-ro р да сумматора первый вход 10 соединен с первым выходом 29 (t-|-l)-ro разр да 38 k-ro р да, второй вход 12 соединен с первым выходом 29 (t+l)-ro разр да 39 (и-1)-го р да, третий вход 14 соединен с первым выходом 29 i-ro разр да 40 (+1)-го р да, четвертый вход 17 соединен с первым выходом 29 1-го разр да 41 (k-1)-го р да, шестой вход 23 соединен с третьим выходом 32 t-ro разр да (k-1)-го р да, седьмой вход 24 соединен со вторым выходом 31 (i-1)-го разр да 42 k-ro р да, восьмой вход 27 соединен со вторым выходом 31 i-ro разр да (k- 1)-го р да. Преобразование информации в сумматоре осуществл етс в два такта: в такте считывани информаци с триггеров разр дов поступает на комбинационные схемы разр дов, в такте записи информаци с выходов комбинационных схем разр дов записываетс в триггеры разр дов. Настройка сумматора на тот или иной режим работы {сложение чисел в нескольких независимых зонах, конвейерный режим сложени в нескольких независимых зонах) осуществл етс по входам 20 разр дов. В том случае, если на входы 20 всех разр дов подан сигнал «1, сумматор представл ет собою одну зону, и алгоритм сложени состоит в преобразовании пр моугольной, бинарной таб- 6 лицы, строки которой вл ютс суммируемыми числами, по таким правилам. В каждом такте преобразовани одновременно во всех конфигураци х вида подконфигураци из конфигурации 1) замен етс на конфигурацию а подконфигураци из конфигурации 2) заменлйтс на и т. д. пока такие преобразовани возможны. огда такие преобразовани невозможны (в аблице нет ни одной конфигурации вида 1, ), это значит, что сумма вычислена. Константы, подаваемые на свободные вхоы крайних разр дов сумматора (на входы 10, 12, 14, 17 поступает сигнал «1, на входы 3, 24, 27 - сигнал «О), св зи между логиескими элементами в каждом разр де суматора и св зи между разр дами сумматора одобраны так, что сумматор выполн ет алоритм сложени , описанный выше. Действиельно , пусть, например, разр ды 37-41 суматора образуют конфигурацию 1). Это знаит , что на единичных выходах триггеров раз дов 37-41 соответственно сигналы «1, «О, О, «1, «О. В такте считывани информации с триггеров разр дов сумматора на входы 10, 12, 14, 17, 20 i-ro разр да 37 -го р да и входы 8 и 9 первой и второй схем «И этого разр да поступают соответственно сигналы «1, «1, «О, «1, «1, «1, «1. Легко убедитьс , что при таком наборе входных сигналов на выходах 29, 31 и 32 разр да 37 будут соответственно сигналы «О, «1, «О, и в такте записи в триггер разр да 37 будет записан сигнал «О, в триггер разр да 38 - сигнал «1, в триггер разр да 40 - сигнал «О. Это и означает, что произошла замена подконфигурацииFIG. 1 shows a logic circuit for a single bit adder; in fig. 2 is a diagram of the connections of the inputs of each bit of the adder with the outputs of other bits of the adder. The logic circuit of the adder contains a six-input circuit “AND 1, a four-input circuit“ AND 2, a circuit “NOT 3, a two-input circuit“ OR 4, a three-input circuit “OR 5 and trigger 6. The single output 7 of the trigger is connected to the first inputs 8 and 9 of the first and the second circuits "And 1 and 2. The first input of 10 bits is connected to the second input 11 of the first circuit" And 1, the second input 12 to the third input 13 of the first circuit "And 1, the third input 14 is connected to the second input 15 of the second circuit" And 2 and through the scheme "NOT - with the fourth input 16 of the first scheme" And 1, the fourth input 17 is connected to the fifth input 18 of the first The hems “And 1 and with the third, input 19 of the second circuit“ And 2, fifth. The input 20 is connected to the sixth input 21 of the first circuit “And 1 and to the fourth input 22 of the second circuit“ And 2, the sixth 23 and seventh 24 inputs are connected respectively the first 25 and the second 26 inputs of the first circuit OR 4, the eighth input 27 is connected to the first input 28 of the second circuit OR 5. The first output 29 bits is connected to the zero output 30 of trigger 6, the second 31 and the third 32 outputs are connected respectively to the outputs 33 and 34 of the first and second circuits "And the second 35 and third 36 inputs of the second circuit" OR. A fifth input 20 bits of the adder is connected to the control input of the device. The bits of the adder are numbered from right to left, the rows are bottom-up. In each i-th bit of the discharge 37 k-ro p of the adder, the first input 10 is connected to the first output 29 (t- | -l) -ro of the discharge 38 k-ro p yes, the second input 12 is connected to the first output 29 (t + l) -ro bit 39 (and-1) -th p, the third input 14 is connected to the first output 29 i-ro bit 40 (+1) -th yes, the fourth input 17 is connected to the first output 29 1 -th bit of 41 (k-1) -th row, sixth input 23 is connected to the third output 32 t-ro bit (k-1) -th row, seventh input 24 is connected to the second output 31 (i-1 ) -th bit 42 k-ro p yes, the eighth input 27 is connected to the second output 31 of the i-ro bit (k- 1) -th p yes. The conversion of information in the adder is performed in two cycles: in the tact of reading the information from the bit triggers goes to the bit combinational circuits, and in the write cycle the information from the bit combiner circuits is written to the bit triggers. The adder is tuned to one or another mode of operation (the addition of numbers in several independent zones, the conveyor mode of addition in several independent zones) is carried out at the inputs of 20 bits. In the event that the signal "1" is applied to the inputs of all 20 bits, the adder represents one zone, and the addition algorithm consists in converting a rectangular, binary table whose rows are summable numbers, according to such rules. In each conversion cycle, at the same time, in all configurations, the subconfiguration of configuration 1) is replaced with the configuration, and the subconfiguration of configuration 2) is replaced with, and so on, so long as such transformations are possible. When such conversions are impossible (there is not a single configuration of the form 1 in the table), this means that the sum is calculated. Constants applied to the free inputs of the extreme bits of the adder (inputs 10, 12, 14, 17 receive a signal "1, inputs 3, 24, 27 receive a signal" O), the connection between the logic elements in each discharge module Between the bits of the adder are picked up so that the adder performs the addition algorithm described above. Indeed, let, for example, bits 37-41 of the accumulator form configuration 1). This means that on the single outputs of the triggers of divisions 37-41, the signals “1,“ O, O, “1,“ O. In the tact of reading information from the trigger bits of the adder to the inputs 10, 12, 14, 17, 20 of the i-th bit of the 37th row and the inputs 8 and 9 of the first and second circuits "And of this bit, the signals" 1, "1," O, "1," 1, "1," 1. It is easy to make sure that with such a set of input signals at outputs 29, 31 and 32 of bit 37 there will be signals "O," 1, "O, respectively, and the signal" Oh, in trigger bit 38 —signal “1, into trigger trigger 40 — signal“ O. This means that a sub-configuration replacement has occurred.

на конфигурациюon configuration

При рассмотрении работы t-ro разр да k-то р да не учитываетс вли ние входов 23, 24 и 27 на состо ние триггера этого разр да. На эти входы поступают нулевые сигналы, потому что конфигурации 1), 2) выбраны так, что никакой разр д сумматора не может одновременно входить в две замен емые подконфигурации .When considering the operation of the t-ro bit of the kth row, the effect of inputs 23, 24 and 27 on the state of the trigger of this bit is not taken into account. Zero signals are fed to these inputs, because the configurations 1), 2) are chosen so that no accumulator discharge can simultaneously enter two replaceable subconfigurations.

Аналогичное рассмотрение можно провести дл различных наборов состо ний i-ro разр да k-TO р да и его соседей и убедитьс что сумматор работает в соответствии с описанным алгоритмом сложени .A similar review can be carried out for different sets of i-ro bits of the k-TO row and its neighbors and make sure that the adder works in accordance with the described addition algorithm.

Процедуру разбиени сумматора на несколько независимых зон рассмотрим на примере разбиени сумматора с т р дами на две зоны, в нижней из которых 1 р дов. В случае большего числа зон все действи аналогичны. Чтобы осушествить разбиение, на входы 20 разр дов р дов с номерами 1,2,..., (/-1), (/ + 2), (/ + 3), .... (т-1), m подаетс сигнал «1, на входы 20 разр дов р дов с номерами /, (/-fl) подаетс сигнал «О. Итак, сумматор настроен. Этот сумматор может одновременно вычисл ть суммы / слагаемых в нижней зоне и (т-/-1) слагаемых в верхней зоне (слагаемое, записанное в строке (/+1) верхней зоны, дл правильной работы сумматора должно быть нулем). Сумма слагаемых нижней зоны получаетс в /-ой строке, верхней зоны - в т-ой строке сумматора . Легко убедитьс , что при такой настройке передача информации из зоны в зону не происходит. Дл этого достаточно рассмотреть все возможные расположени конфигураций 1, (2) относительно р дов l(l-i-l).The procedure of dividing the adder into several independent zones will be considered on the example of dividing the adder with rows into two zones, in the lower of which there are 1 row. In the case of a larger number of zones, all actions are similar. To perform the partitioning, on the inputs of 20 bits of rows with numbers 1,2, ..., (/ -1), (/ + 2), (/ + 3), .... (t-1), m A "1" signal is applied, the "O" signal is applied to the inputs of 20 bits of rows with numbers /, (/ -fl). So, the adder is tuned. This adder can simultaneously calculate the sum / terms in the lower zone and (t - / - 1) terms in the upper zone (the term written in the (/ + 1) line in the upper zone, for the adder to work properly, it must be zero). The sum of the components of the lower zone is obtained in the / th row, the upper zone - in the t-th row of the adder. It is easy to make sure that with this configuration, the transfer of information from zone to zone does not occur. To do this, it suffices to consider all possible arrangements of configurations 1, (2) with respect to rows l (l-i-l).

Наиболее эффективно применение сумматора в конвейерном режиме. Такое применение увеличивает среднюю скорость вычислений и обеспечивает совмещение оборудовани . 5 Работа сумматора в конвейерном режиме осуществл етс следующим образом.Application of the adder in the conveyor mode is most effective. Such an application increases the average computation speed and ensures the combination of equipment. 5 The adder operates in a conveyor mode as follows.

Первоначально на входы 20 разр дов всех р дов сумматора подан сигнал «О. Первое слагаемое записываетс в первый р д, вто0Initially, the “O” signal was applied to the inputs of 20 bits of all rows of the adder. The first item is written in the first row, second

во второй, третье - в третий; в мороеin the second, the third - in the third; in the sea

мент записи третьего слагаемого на входы 20 разр дов первого р да сумматора подаетс сигнал «1, в момент записи четвертого слагаемого на входы 20 второго р да подаетс The recording element of the third term on the inputs of the 20 bits of the first row of the adder is given a "1" signal;

5 сигнал «1 и т. д., т. е. разр ды р дов сумматора вовлекаютс в параллельное сложение со скоростью записи информации, другими словами, когда осуществл етс запись k-To слагаемого, (k - 2) слагаемых уже участвуют5, the signal "1, and so on, i.e., the digits of the accumulator rows are involved in parallel addition with the speed of information recording, in other words, when the k-To term is recorded, (k - 2) terms are already involved

0 в параллельнол сложении.0 in addition.

Алгоритм сложени таков, что в процесс вычислений р ды освобождаютс (обнул ютс ), начина снизу, один за другим. Как только освободитс первый р д, на входы 20 всехThe addition algorithm is such that in the process of computing the rows are released (zeroed), starting from the bottom, one after the other. As soon as the first p is released, at the inputs of all 20

5 разр дов этого р да подаетс сигнал как только освободитс второй р д, на входы 20 всех разр дов этого р да полаетс сигнал как только освободитс третий р д, на входы 20 всех разр дов этого р да подаетс 5 bits of this row are given a signal as soon as the second row is released, a signal is sent to the inputs of 20 bits of this row, and as soon as the third row is released, inputs 20 of all bits of this row are sent

0 сигнал «О. В момент обнулени третьего р да в первый р д записываетс пепвое слагаемое новой группы слагаемых, и на входы ,0 всех разр дов этого р да подаетс сигна.п «1. В момент обнулени четвертого р да на0 signal "O. At the moment of the third row zeroing, the first row of the new group of the terms is recorded in the first row, and the inputs, 0 of all digits of this row, are signaled. "1. At the moment of zeroing the fourth p yes on

5 входы 20 всех разр дов этого р да подаетс «О, а во втооой р п записываетс второе слагаемое новой группы слагаемых, и на входы 20 всех разр дов этого р да подаетс сигнал «1 и т. д.5 inputs 20 of all bits of this row are given by “O, and in the second p p a second term of the new group of terms is recorded, and the signal“ 1, etc. is fed to the inputs of 20 of all bits of this row.

0 Итак, в предлагаемом сумматоре ждать получени результата претты ушего вычислени не нужно: по мере освобождени строк сумматора , до получени этого результата, их можно загружать слагаемыми очередной ГПУП5 пы, которые сразу же вовлекаютс в параллельное сложение. Результат сложени последующей группы чисел поллчаетс в верхней строке сум1 атора по истечении вреитени, необходимого дл пара.п;лельного сложени 0 So, in the proposed adder, there is no need to wait for the result of the pretta's ear calculation: as the adder lines become free, before this result is obtained, they can be loaded with the components of the next GPUP5, which are immediately involved in parallel addition. The result of the addition of the next group of numbers is sent in the top line of the sum of the slot after the time required for the pair.

0 четырех последних чисел из предыдущей группы чисел и никак не завис щего от числа р дов в сумматоре. В сумматоре с достаточпо болыпим числом РЯДОВ т на одном и том же обопудовании олновпеменио вы5 чис.питьс СУММЫ многих групп слагаемых, число слагаемых в каждой группе может быть т.0 of the last four numbers from the previous group of numbers and not depending on the number of rows in the adder. In an adder with a sufficiently large number of ROWS t on the same learning, on the basis of the number of sums of many groups of components, the number of terms in each group can be t.

Фиксиру разбиение сумматора на зоны, описанный процесс можно наладить в каждойThe fixer splits the adder into zones, the described process can be adjusted in each

зоне сумматора.zone of the adder.

Предмет изобретени Subject invention

Двоичный сумматор, состо щий из т р довBinary adder

по п разр дов в каждом, причем каждый раз5 р д сумматора содержит схемы «И, «ИЛИ,according to the order of bits in each, and each time the 5th row of the adder contains the schemes "AND," OR

«НЕ и триггер, единичный выход которого соединен с первыми входами первой и второй схем «И, а единичный и нулевой входы его соединены соответственно с выходами первой и второй схем «ИЛИ, отличающийс тем, что, с целью увеличени производительности , первый вход любого разр да сумматора соединен со вторым входом первой схемы «И, второй вход - с третьим входом первой схемы «И, третий вход соединен со вторым входом второй схемы «И и через схему «ИЕ - с четвертым входом первой схемы «И, четвертый вход соединен с п тым входом первой схемы «И и с третьим входом второй схемы «И, п тый вход соединен с шестым входом первой схемы «И и с четвертым входом второй схемы «И, шестой и седьмой входы соединены соответственно с первым и вторым входами первой схемы «ИЛИ, восьмой вход соединен с первым входом второй схемы «ИЛИ, а первый выход соединен с нулевым выходом триггера, второй и третий выходы соединены соответственно с выходами первой и второй схем «РЪ и вторым и третьим входами второй схемы «ИЛИ, при этом у каждого i-ro разр да -го р да первый вход соединен с первым выходом (t-j-l)-ro разр да -го р да, второй вход - с первым выходом (i-fl)-ro разр да (k-I)го р да, третий вход соединен с первым выходом г-го разр да ()-vo р да, четвертый вход соединен с первым выходом i-ro разр да (k-1)-го р да, п тый вход соединен с управл юшим входом устройства, шестой вход"NOT and a trigger whose single output is connected to the first inputs of the first and second circuits", and its single and zero inputs are connected respectively to the outputs of the first and second OR circuits, characterized in that, in order to increase performance, the first input is any yes the adder is connected to the second input of the first circuit “And, the second input to the third input of the first circuit“ And, the third input is connected to the second input of the second circuit “And through the circuit“ IE to the fourth input of the first circuit “And, the fourth input is connected to the fifth input of the first circuit "And with t The second input of the second circuit is “AND, the fifth input is connected to the sixth input of the first AND circuit, and the fourth input of the second circuit is” And, the sixth and seventh inputs are connected respectively to the first and second inputs of the first OR circuit, the eighth input is connected to the first input “OR, and the first output is connected to the zero output of the trigger, the second and third outputs are connected respectively to the outputs of the first and second circuits“ Pb and the second and third inputs of the second “OR circuit, with each i-ro bit of the the first input is connected to the first output (tjl) -ro bit row, the second input is with the first output (i-fl) -ro bit (kI) of the row, the third input is connected to the first output of the nth bit () -vo row, the fourth input is connected to the first output i -ro bit (k-1) -th row, the fifth input is connected to the control input of the device, the sixth input

соединен со вторым выходом i-ro разр да (k-1)-го р да, седьмой вход соединен с третьим выходом (1-1)-го разр да -го р да , а восьмой вход соединен с третьим выходом г-го разр да (k-1)-го р да.connected to the second output of the i-ro bit (k-1) -th row, the seventh input is connected to the third output (1-1) -th bit of the th row, and the eighth input is connected to the third output of the g-th bit yes (k-1) th r yes.

)21) 21