SU435585A1

SU435585A1 -

Info

Publication number: SU435585A1
Application number: SU1865763A
Authority: SU
Original assignee: Е. И. Андреев, Ю. В. Беленький , Г. И. Берлинков
Priority date: 1973-01-02
Filing date: 1973-01-02
Publication date: 1974-07-05

Description

(54) ТРИГГЕР СО СЧЕТНЫМ ВХОДОМ НА МДП ТРАНЗИСТОРАХ(54) TRIGGER WITH COUNTABLE INPUT ON TIR TRANSISTORS

1one

Изобретение относитс к вычислительной технике, может быть использовано дл построени схем счетчиков и делителей частоты.The invention relates to computing, can be used to build circuits of counters and frequency dividers.

Известен триггер со счетным входом на МДП транзисторах, содержащий шину входных сигналов , два инвертора на переключательных и нагрузочных транзисторах н два динамических элемента пам ти, каждый из которых выполнен на трех транзисторах, причем стоки первых и вторых транзисторов соединены с выходными шинами.A trigger with a counting input on MIS transistors is known, which contains an input signal bus, two inverters on switching and load transistors and two dynamic memory elements, each of which is made on three transistors, the outlets of the first and second transistors being connected to the output buses.

Цель изобретени - упрощение устройства - достигаетс тем, что в каждом динамическом элементе пам ти предлагаемого триггера истоки первого транзистора соединены с затвором второго и с шиной входных сигналов , затвор первого транзистора подключен к истокам второго и третьего транзисторов,затвор и сток третьего транзистора соединены соответственно с затвором переключательного транзистора соответствующего инвертора и с выходной щиной.The purpose of the invention is to simplify the device by achieving in each dynamic memory element of the proposed trigger the sources of the first transistor are connected to the gate of the second and input signals, the gate of the first transistor is connected to the sources of the second and third transistors, the gate and drain of the third transistor are connected respectively to the gate of the switching transistor of the corresponding inverter and with an output width.

На фиг. 1 представлена схема триггера со счетным входом; на фиг. 2 - эпюры напр жений на входе и выходах триггера.FIG. 1 shows a trigger circuit with a counting input; in fig. 2 - voltage plots at the input and output of the trigger.

Нагрузочные транзисторы 1 и 2 и переключательные транзисторы 3 и 4 попарно образуют два инвертора с перекрестной св зью с выхода иа1вход. Транзисторы 5-7 образуют динамический элемент пам ти одного плеча триггера, транзисторы 8-10 - динамический элемент пам ти другого плеча. Затворы и стоки транзисторов 1 и 2 подключены к щине 11 источника питани . Стоки транзисторов 5-7 соединены с выходом 12, а стоки транзисторов 8-10 - с выходом 13. Истоки транзисторов 5 и 8 св заны с затворами транзисторов 6 и 7 соответственно и со входом 14 триггера. Затворы транзисторов 5 и 8 соединены с источниками транзисторов б, 9 и 7, 10 соответственно, затворы транзисторов 7 и 10 - с затворами переключаемых транзисторов 3 и 4 соответственно , истоки последних - с общей шиной 15 источника питани .The load transistors 1 and 2 and the switching transistors 3 and 4 in pairs form two inverters with cross-coupling from the output and the 1 input. Transistors 5-7 form the dynamic memory element of one trigger arm, transistors 8-10 form the dynamic memory element of the other arm. The gates and drains of transistors 1 and 2 are connected to the power supply bar 11. The drains of transistors 5-7 are connected to output 12, and the drains of transistors 8-10 are connected to output 13. The sources of transistors 5 and 8 are connected to the gates of transistors 6 and 7, respectively, and to input 14 of a flip-flop. The gates of transistors 5 and 8 are connected to the sources of transistors b, 9 and 7, 10, respectively, the gates of transistors 7 and 10 to the gates of switchable transistors 3 and 4, respectively, and the sources of the latter to a common bus 15 of the power supply.

Триггер работает следующим образом.The trigger works as follows.

Предположим, что в исходном состо нии триггера транзистор 3 закрыт и на выходе 12 схемы высокое по абсолютной величине напр жение . Если на входе 14 при этом также высокое по абсолютной величине напр жение, то емкость затвора трапзистора 5 зар л аетс . В то же врем транзистор 5 остаетс запертым в св зи с тем, что напр жение на его затворе по абсолютной величине всегда меньше , чем на област х истока и стока, на величину порогового напр жени транзистора 6. Когда на вход 14 схемы поступает низкое по абсолютной величине напр жение, соответствующее «нулевому сигналу, транзистор 6 запираетс , а транзистор 5 отпираетс , так как высокое напр жение на его затворе обеспечиваетс хранением зар да на емкости. В этой ситуации транзистор 5 шунтирует выход 12 триггера, создаза на нем «нулевой потенциал , что приводит к запиранию инвертора на транзисторах 4 и 2 и к «запоминанию триггером своего нового устойчивого состо ни . По вление высокого по абсолютной величине потенциала на выходе 13 схемы и «нулевого потенциала на выходе 12 приводит к отпиранию управл ющего транзистора 7 и к разр ду емкости затвора транзистора 5. До прихода нового «единичного перепада напр жени на входе состо ние системы не измен етс , а затем весь процесс переброса триггера повтор етс с той только разницей, что «работает теперь правое плечо 1три|ггера.Suppose that in the initial state of the trigger transistor 3 is closed and the output 12 of the circuit is high in absolute value. If the input voltage 14 is also high in absolute magnitude, the gate capacitance of the trapsistor 5 is charged. At the same time, the transistor 5 remains locked because the voltage on its gate is always less in absolute magnitude than in the source and drain areas by the threshold voltage of the transistor 6. When the input 14 of the circuit is low the absolute value of the voltage corresponding to the "zero signal, the transistor 6 is closed, and the transistor 5 is opened, since the high voltage on its gate is provided by storing the charge on the capacitor. In this situation, the transistor 5 shunts the output 12 of the trigger, creating a "zero potential" on it, which leads to the locking of the inverter on the transistors 4 and 2 and to the "memory by the trigger of its new steady state." The occurrence of a high absolute potential at the output 13 of the circuit and a zero potential at the output 12 leads to unlocking the control transistor 7 and discharging the gate capacitance of the transistor 5. Before the arrival of a new "single voltage drop across the input, the state of the system does not change and then the entire flip process of the flip-flop repeats with the only difference that the "right shoulder 1trigger now works.

ПP

Предмет изобретени Subject invention

Триггер ICO счетным входом «а МДП транзистор ах, содержащий шину входных сигналов, два инвертора на переключательных и нагрузочных транзисторах и два динамических элемента пам ти, .каждый из которых выполнен на трех транзисторах, причем стоки первых и вторых транзисторов соединены с выходными шинами, отл ич аю-щийс тем, ч-то, с целью упрощени схемы, в каждом динамическом элементе пам ти исток первого транзистора соединен с затвором второго и с шиной входных сигналов, затвор первого транзистора подключен к истокам второго и третьего транзисторов , затвор и сток третьего транзистора соединены соответственно с затвором переключательного транзистора соответствующего инвертора и с выходной шиной.ICO trigger by a counting input "a MOS transistor ah, containing an input bus, two inverters on switching and load transistors and two dynamic memory elements, each of which is made on three transistors, with the outlets of the first and second transistors connected to the output buses, excl In order to simplify the circuit, in each dynamic memory element, the source of the first transistor is connected to the gate of the second and bus inputs, the gate of the first transistor is connected to the sources of the second and third tra ican, the gate and drain of the third transistor are respectively connected to the gate of the switching transistor of the inverter and the corresponding output line.

-0V-0V

Фиг.11