SU411607A1

SU411607A1 -

Info

Publication number: SU411607A1
Application number: SU1766396A
Authority: SU
Priority date: 1972-03-31
Filing date: 1972-03-31
Publication date: 1974-01-15

Description

1one

Предлагаемое изобретение относитс к области вычислительной техники и, в частности, может найти применение при построении цифровых интегральных схем на МДП-транзисторах .The present invention relates to the field of computing technology and, in particular, can be used in the construction of digital integrated circuits on MOS transistors.

Известны триггеры на МДП-транзисторах, содержащие два переключаюш,их транзистора , затвор каждого из которых соединен со стоком другого переключаюп его транзистора, вентильный транзистор, у которого исток подключен ко входной шине, а затвор - к шине записи информации и к истоку первого переключающего транзистора.Known triggers on MOS transistors, containing two switches, their transistors, the gate of each of which is connected to the drain of the other switch of its transistor, the gate transistor, whose gate is connected to the input bus, and to the source of the first switching transistor .

С целью упрощени и повыщени надежности предлагаемое устройство содержит дополнительный транзистор, у которого исток и сток соединены соответственно с истоком и стоком первого переключающего транзистора, а затвор дополнительного транзистора подключен к стоку вентильного транзистора.In order to simplify and increase reliability, the proposed device contains an additional transistor, in which the source and drain are connected respectively to the source and drain of the first switching transistor, and the gate of the additional transistor is connected to the drain of the gate transistor.

Па чертеже представлена схема предлагаемого триггера.Pa drawing presents the scheme of the proposed trigger.

Предлагаемый триггер построен на МДПтранзисторах 1-6. Нагрузочный транзистор 1 и переключающий транзистор 2 образуют первый инвертор, а нагрузочный транзистор 3 и переключающий транзистор 4 - второй инвертор. Выходы инверторов перекрестно св заны со входами. Параллельно переключающему транзистору 2 включен дополнительный транзистор 5, затвор которого соединен со стоком вентильного транзистора 6, его исток, соединенный с истоком переключающего транзистора 2, подключен к щине 7 записи информации, а сток, соединенный со стоком транзистора 2, подключен к выходной щине триггера. Кроме того, предлагаемый триггер содержит вторую выходную шину 9, конденсатор 10, образованный емкостью узла затвора транзистора 5, информационную входную щину 11 и щину питани 12.The proposed trigger is built on MDPtransistors 1-6. The load transistor 1 and the switching transistor 2 form the first inverter, and the load transistor 3 and the switching transistor 4 form the second inverter. The inverter outputs are cross-linked to the inputs. Parallel to the switching transistor 2, an additional transistor 5 is turned on, the gate of which is connected to the drain of the gate transistor 6, its source connected to the source of the switching transistor 2 is connected to the information recording bus 7, and the drain connected to the drain of the transistor 2 is connected to the trigger output pin. In addition, the proposed trigger contains a second output bus 9, a capacitor 10 formed by the capacitance of the gate node of the transistor 5, the information input bar 11 and the power bar 12.

Схема работает следующим образом.The scheme works as follows.

В исходном положении щина 7 подключенаIn the initial position, a field 7 is connected

к общей щине через низкое выходное сопротивление источника сигналов записи информации . При этом вентильный транзистор 6 закрыт , а транзисторы 1-4 образуют триггерную чейку, в которой хранитс записанноеto the common bus through the low output impedance of the source information recording signals. In this case, the gate transistor 6 is closed, and the transistors 1-4 form a trigger cell, in which the recorded

ранее значение информации. Перепись информации осуществл етс при поступлении на щину 7 высокого потенциала, открывающего вентильный транзистор 6 и пропускающего на затвор дополнительного транзистора 5earlier value information. The information is copied when a high potential arrives at the bus 7, which opens the gate transistor 6 and transmits an additional transistor 5 to the gate

входной сигнал с щины 11. Так как при этом истоки транзисторов 2 и 5 отключены от общей щины, то на выходной щине устанавливаетс высокий уровень напр жени , открывающий переключающий транзистор 4, чтоthe input signal is of length 11. Since, at the same time, the sources of transistors 2 and 5 are disconnected from the common ground, a high voltage level is established on the output bus opening the switching transistor 4, which

приводит к принудительной установке низкого уровн напр жени на выходной шине 9 и затворе переключающего транзистора 2.leads to a low voltage setting on the output bus 9 and the gate of the switching transistor 2.

По окончании импульса записи на шипе 7 восстанавливаетс низкий потенциал, закрываетс вентильный транзистор 6, и входна информаци , задержанна на копденсаторе 10 узла затвора транзистора 5, переписываетс на выходной шине 9 триггера.At the end of the write pulse on the spike 7, a low potential is restored, the gate transistor 6 is closed, and the input information delayed on the synchronizer 10 of the gate node of the transistor 5 is rewritten on the trigger 9 output bus.

Предмет изобретени Subject invention

Триггер на МДП-транзисторах, содержащий два переключающих транзистора, затвор каждого из которых соединен со стоком другого переключающего транзистора, вентильный транзистор, у которого исток подключен к входной шине, а затвор - к шине записи информации и к истоку первого переключающего транзистора, отличающийс тем, что, с целью повышени надежности и упрощени устройства, он содержит дополнительный транзистор, у которого исток и сток соединены соответственно с истоком и стоком первого переключающего транзистора, а затвор дополнительного транзистора подключен к стоку вентильного транзистора.A trigger on MIS transistors containing two switching transistors, the gate of each of which is connected to the drain of another switching transistor, a gate transistor whose source is connected to the input bus, and the gate to the information recording bus and to the source of the first switching transistor, differing in that, in order to increase reliability and simplify the device, it contains an additional transistor, whose source and drain are connected respectively to the source and drain of the first switching transistor, and the gate is complemented nogo transistor connected to the drain valve transistor.