SU387521A1 - Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублировании - Google Patents
Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублированииInfo
- Publication number
- SU387521A1 SU387521A1 SU1697570A SU1697570A SU387521A1 SU 387521 A1 SU387521 A1 SU 387521A1 SU 1697570 A SU1697570 A SU 1697570A SU 1697570 A SU1697570 A SU 1697570A SU 387521 A1 SU387521 A1 SU 387521A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- binary codes
- input
- register
- codogram
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
1
Изобретение относитс к устройствам, используемым в системах передачи дискретной информации дл коррекции ошибок, возникающих в каиале св зи в трехкратно дублированных двоичных кодах.
Известные устройства дл декодировани двоичнЫХ кодов при трехкратном дублировании сообщений, содержащие на входе два управл емых вентил , выход одного из которых подключен через последовательно соединенные схему «ИЛИ, информационный регистр и дополнительный управл емый вентиль ко второму входу упом нутой схемы «ИЛИ, вспомогательный регистр и сумматор , обрабатывают прин тый сигнал таким образом, что весь сигнал проходит через регистр сдвига, в результате чего увеличиваетс врем задержки сигнала в данном устройстве; кроме того, известные устройства характеризуютс низкой надежностью.
Цель изобретени - сокращение времени задержки сигнала и повышение надежности устройства.
Это достигаетс тем, что выход информационного регистра и выход второго управл емого вентил подключены соответственно ко входам схемы «И, выход которой, в свою очередь, подключен непосредственно и через
вспомогательный регистр ко входам сумматора .
На чертеже изображена функциональна схема нредлагаемого устройства. Устройство содержит управл емые вентили
1,2, 3, информационный регистр 4, вспомогательный регистр 5, схему «И 6, схему «ИЛИ 7 и сумматор 8.
Дл синхронизации работы устройства используютс вн.ещние стробирующие сигналы,
каждый из которых управл ет вентил ми 1,
2,3 и действует во врем следовани соответств -ющей части кодограммы, поступающей на вход устройства. Входной сигнал
представл ет собой трехкратно повторенную двоичную последовательность. Перед приемом кодограммы все разр ды ннформацнонного регистра 4 и вспомогательного регистра 5 наход тс в исходном состо нии.
Перва часть кодограммы через управл емый вентиль / поступает в информационный регистр 4. Во врем приема второй части кодограммы открываетс управл емый вентиль 2, через который она поступает на вход
схемы «И 6, на второй вход которой поступает перва часть кодограммы с выхода информационного регистра 4. Результат логического перемножени во врем приема второй
части кодограммы поступает на вспомогательный регистр 5.
Перва часть кодограммы с выхода информационного регистра 4, пройд управл емый вентиль 5, который открыт только во врем приема второй части кодограммы, поступает через схему «ИЛИ 7 вновь на вход информационного регистра 4, куда также будет поступать и втора часть кодограммы.
Во врем приема третьей части кодограммы сигнал через открытый вентиль 2 поступает на вход схемы «И 5, на второй вход которой поступает сигнал с выхода информационного регистра 4. Сигнал, полученный логическим перемножением во врем приема третьей части кодограммы, складыва сь с сигналом, поступающим с выхода вспомогательного регистра 6, в сумматоре 8 (схема «ИЛИ), поступает на выход устройства.
Предмет изобретени
Устройство дл мажоритарного декодировани двоичных кодов при трехкратном дуб 1ировании сообщений, содержащее на входе два управл емых вентил , выход одного из которых подключен через последовательно соединенные схему «ИЛИ, информационный регистр и дополнительный управл емый вентиль ко второму входу упом нутой схемы «ИЛИ, вспомогательный регистр и сумматор , отличающеес тем, что, с целью сокращени времени задержки сигнала и повышени надежности устройства, упом нутый выход информационного регистра и выход второго управл емого вентил подключены соответственно ко входам схемы «И, выход которой, в свою очередь, подключен непосредственно и через вспомогательный регистр ко входам сумматора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1697570A SU387521A1 (ru) | 1971-09-15 | 1971-09-15 | Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублировании |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1697570A SU387521A1 (ru) | 1971-09-15 | 1971-09-15 | Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублировании |
Publications (1)
Publication Number | Publication Date |
---|---|
SU387521A1 true SU387521A1 (ru) | 1973-06-21 |
Family
ID=20488023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1697570A SU387521A1 (ru) | 1971-09-15 | 1971-09-15 | Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублировании |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU387521A1 (ru) |
-
1971
- 1971-09-15 SU SU1697570A patent/SU387521A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1452140A (en) | Diffeentail-phase-modulated communication systems | |
GB1349815A (en) | Error-correcting data transmission system | |
GB1380167A (en) | Code converters | |
SE7600666L (sv) | Feldetekterande dataoverforingssystem | |
GB1036326A (en) | A delay time control system for a data transmission system | |
GB1459672A (en) | Signal duration sensitive circuit | |
GB1412978A (en) | High speed logic circuits | |
SU387521A1 (ru) | Устройство для мажоритарного декодирования двоичных кодов при трехкратном дублировании | |
US3688128A (en) | Arrangement for decoding a four-level signal | |
GB1434813A (en) | Transmission system | |
GB1354027A (en) | Electrical data transmission and gating systems | |
US3618033A (en) | Transistor shift register using bidirectional gates connected between register stages | |
US4518872A (en) | MOS Transition detector for plural signal lines using non-overlapping complementary interrogation pulses | |
GB1312502A (en) | Logic circuits | |
GB1392546A (en) | Binary data communication apparatus | |
US3110768A (en) | Pulse modulation regenerative repeater with selectively suppressed timing wave | |
GB1069930A (en) | Improvements in or relating to data transmission systems | |
GB1281369A (en) | Improvements in and relating to logic units and analog to digital converters comprising the same | |
GB1324793A (en) | Logic gates | |
GB1454190A (en) | Logical arrays | |
SU432677A1 (ru) | Устройство для исправления ошибок | |
SU1251352A1 (ru) | Устройство дл мажоритарного выбора сигнала | |
SU527833A1 (ru) | Усредн ющее устройство с блокировкой дл фазировани дискретной информации | |
US3026510A (en) | Self timed pcm encoder | |
SU506133A1 (ru) | Аппаратура передачи двоичных сигналов |