SU243281A1 - Аналого-цифровой преобразователь - Google Patents

Description

Изобретение относитс  к адфровой измерительной технике и может быть использовано при проектировании аналого-цифровых преобразователей с двоично-дес тичным кодированием двухпол рных -входных сигналов.

(В известных схемах двухпол рных анологоцифровых преобразователей результат преобразовани  входных сигналов снимаетс  либо в пр мом, либо в обратном коде в зависимости от пол рности входного сигнала, и дл  этого примен етс  двоичный или самодополн ющийс  двоично-дес тичный код.

При работе аналого-цифрового преобразовател  в комплексе с электронной вычислительной машиной наиболее удобным . вл етс  кодирование непрерывного си-гнала в двоичном или двои1чно-дес тичном коде с весами 8-4-2- 1. Последний  вл етс  несамодополн ющимс  кодом, поэтому применение его в двухпол рных аналого-цифровых преобразовател х поразр дного уравновешивани  значительно усложн ет схему преобразовател .

Цель изобретени  - построение двухпол рного аналого-цифрового преобразовател  с кодированием выходных сигналов в коде с весами 8-4-2-1 без использовани  сложных схем перевода кода.

коде с весами 8 4-2-1 при использовании сетки с весами 2-4-2 -1, а дл  преобразовани  измер емого напр жени  другой пол рности (положительной), отрабатываемого в коде с весами 2-4-2-1, обеспечиваетс  перевод кода с весами 2-4--2-1 в код с весами 8-4-2-1 с небольшим количеством элементов .

Дл  этого в каждой декаде один выход

0 триггера старшего разр да декады соединен со входом схемы совпадени , другой вход которой подключен к триггеру пол рности; выход схемы совпадени  соединен со входами собирательных схем, через вторые входы кото5 рых выходы триггеров разр дов, следующих за старшим, кроме младшего, соединены со входами цепей управлени  соответствующих ключей в дискретном делителе; кроме того, выходы этих триггеров разр дов соединены с блоком считывани  через схемы совпадени , другие входы которых подключены ко второму выходу триггера старшего разр да декады; второй выход триггера пол рности соединен со схемой совпадени , другой вход которой

5 подключен к блоку управлени , а выход соединен со счетным входом триггеров разр дов всех декад. л  У с измерительными ключами 2-5, источника образцового нанр жени  6, схем совпадени  7, 8, 9, собирательных схем 10, 11, блока считывани  12, цифрового ре.гистра /- с разр дными триггерами 14-17 и схемами совпадени  18-22, блока управлени  23, схемы совпадени  24, три1ггера пол рности 25, распределител  26, блока управлени  пол рностью 27 с ключами 28, 29; сравнивающего устройства 30, схемы совпадени  31. Рассмотрим работу одной старшей декады преобразовател , так Как остальные декады работают аналогично. Преобразователь поразр дного уравновешивани  работает по принципу сравнени  изме- 15 р емого напр жени  U . с образцовым напр жением t/o, которые подают на вход сравниваюшего устройства 30. Отработка образдового дискретного напр жени  и о ti получение на выходе преобразо- 20 вател-  преобразуемого напр жени  в коде с весами 8-4-2-1 принципиально различны дл  положительной и отрицательной пол рностей преобразуемого напр жени  (. Рассмотрим преобразование напр жени  Uх дл  обеих пол рностей раздельно. Образцовое напр жение U при отрицательной пол рности иX отра-батываетс  в коде с весами 8-4-2-1 при использовании сегки сопротивлений с весами 2-4-2-1 дл  че- 30 го в управл ющие цепи измерительных ключей 3 к 4 ввод тс  собирательные схемы 10 и 11 и схемы совпадени  7. Ввод этих схем позвол ет при отрицательной пол рности преобразуемого напр жени  U открывать ключи 3 35 и 4 не только от срабатывани  триггеров 15 и /(, но 1И от (срабатывани  три1ггера/4. При срабатывании триггера 14 образцовое напр жение Ug на выходе дискретного делител  1 получаетс  равным 0,8 Яо- Если 40 0, то последующее подключение разр дных триггеров 15-17 не изменит величины образцового напр жени  t/o на выходе дискретного , делител  1. Если ,8Eo, то очередным импульсом 45 распределител  26 триггер 14 сброситс  в положение «О, и последующее подключение триггеров 15 и 16 будет мен ть Ug в соответствии с весами второго и третьего разр дов. По окончании отработки образцового напр - 50 жени  и о по всем разр дам декады преобразуемое напр жение отрицательной пол рности о-казываетс  записанным на разр дные триггеры 14-17. Полученный код отличаетс  от требуемого кода с весами- 8-4-2-1 тем, что 55 при Ux 8 или 9 во втором и третьем разр дах декады записана «1 вместо «О. Дл  получени  требуемого кода с весами 8-4-2-1- ввод тс  схемы совпадени  8, 9. В результате отработки Uo 8 или (/о 9 бо триггер 14 перебрасываетс  в положение «1, что соответствует «1 в первом разр де декады в коде с весами 8-4-2-1. При этом схемы совпадени  8, 9 закрываютс , и на выходе 5 10 второго и третьего разр дов декады получаетс  «О. Образцовое напр жение Ug при положительной пол рности измер емого напр л енн  Uj. отрабатываетс  в коде свесами 2-4-2-1. Схема совпадени  7 закрыта дл  положительной пол рности и X, У( сигнал с триггера 14 на измерительные ключи 3 HI 4 не проходит. Дл  устранени  неоднозначности получаеМО-го кода (при t/. 6 или L 7) вводитс  схема совпадени  20. При этом исключаетс  возможность по влени  «1 на выходе третьего разр да декады при отсутствии «1 на выходе первого разр да декады. По окончании отработки образцового напр жени  Uo по всем разр дам декады преобразуемое напр жение Uj оказываетс  записанным на триггеры 14-17. Сигнал «пр мой код, .поступаюший перед сигналом «считывани  из блока управлени-  23, проходит через схему совпадени  24, открытую при положительной пол рности, на счетные входы триггеров 14-17 и измен ет состо ние последних. Получающийс  на триггерах 14-17 код перевод т в код с весами 8-4-2-1, дл  чего примен ютс  те же схемы совпадени  5, 9, что и при преобразовании напр жени  отрицательной пол рности. В конце преобразовани  положительных или отрицательных напр жеиий импульс «считывани  поступает в блок ний импульс «считывани  поступает в бл считывани  12, который выдает преобразосчитывани  12, который выдает преобра; ванный сигнал на выход преобразовател . Предмет изобретени  Аналого-цифровой преобразователь поразр дного уравновешивани  с двоично-дес тичным кодированием двухпол рных входных сигналов, содержащий распределитель, цифровой регистр, дискретный делитель с сеткой резисторов с «весами 2-4-2-1 в- каждой декаде, источник опорного напр жени , сравнивающее устройство, блок управлени1Я пол рностью , триггер пол рности, блок считывани . отличающийс  тем, что, с целью упрощени  устройства, в нем в каждой декаде один выход триггера старшего разр да декады соединен со входом схемы совпадени , другой вход которой подключен к триггеру пол рности; выход схемы совпадени  соединен со входами собирательных схем, через вторые входы которых выходы триггеров разр дов, следующих за старшим, кроме младшего, соединены со входами цепей управлени  соответствующих ключей в дискретном делителе; кроме того, выходы этих триггеров разр дов соединены с блоком считывани  через схемы совпадени . другие входы которых подключены ко второму выходу триггера старшего разр да декады; второй выход триггера пол рности соединен со схемой совпаденИЯ, другой вход которой подключен iK блоку управлени , а выход соединен со счетным входом триггеров разр дов всех декад.

V,