SU241121A1 - Непрерывный цифровой интегратор - Google Patents

Description

Изобретение относитс  к области автоматики и вычислительной техники.

Известен цифровой интегратор типа двоичного сумматора, выполненный на динамических , например, ферриттранзисторных элементах , содержащий регистр подынтегральной функции, накопитель приращени  интеграла и кольцевой сдвигающий регистр, который обеспечивает синхронизацию работы устройства.

Предлагаемый непрерывный (быстродействующий ) цифровой интегратор отличаетс  от известных тем, что содержит динамические триггеры, св занные с регистром подынгегральной функции и накопителем приращени  интеграла. Такое выполнение устройства повыщает его точность.

Предлагаемый интегратор отличаетс  также тем, что он содержит динамический триггер в цепи отрицательной обратной св зи, котора  соедин ет выход накопител  с регистром , служащим нуль-органом, а в цепи ввода - счетчик входных приращений, св занный с помощью динамических триггеров с нуль-органом, и устройство совпадени , выход которого соедипен с шиной сброса счетчика. Это повышает быстродействие и надежность слежени .

Он содержит динамические триггеры 1,  чейки 2 временной задержки, нуль-орган (устройство сравнени ) 3, накопитель 4, триггеры знака 5, кольцевой сдвигающий регистр

6, генератор 7 импульсов, статический триггер 5, счетчик 5 и устройство совпадени  10. Основна  часть интегратора содержит «: горизонтально расположенных динамических триггеров (к - ЧИСЛО двоичных разр дов регистра подынтегральной функции), сосго щих из ферротранзисторных  чеек. Регистром подынтегральной функции  вл етс  реверсивный двоичный счетчик, состо щий из к последовательно соединенных друг с другом ферротранзисторных статических триггеров. Поступающа  на вход счетчика информаци  в виде единичных импульсов фиксируетс  в нем в виде нормального двоичного кода.

Счетчик управл етс  с помощью логических элементов «П.

Переключение с одного режима (суммировани ) на другой (вычитание) производитс  триггером знака 5, собранного по обычной

полупроводниковой схеме на транзисторах. Коллекторный ток этих транзисторов подмагничивает ферротранзисторные  чейки логических элементов «И. Подмагничивание  вл етс  необходимым условием работы устройС целью исключени  сбоев в работе накопител  (двоичного сумматора) с момента передачи в него значени  подынтегральной функции из регистра до момента окончани  последовательного переноса в разр дах накопител  4 между статическими триггерами последнего предусмотрены дополнительные ферротранзисторные  чейки 2 дл  временной задержки . При этом произведение времени задержки одной  чейки на число 2/с не должно превышать периода следовани  тактовых импульсов . Синхронизаци  работы всего устройства производитс  с помощью кольцевого сдвигающего регистра, собранного на ферротранзисторных  чейках и управл емого двухтактным генератором 7 импульсов.

Цепь отрицательной обратной св зи содержит один динамический триггер 11.

Цепь автоматического ввода г;риращений состоит из реверсивного двоичного счетчика 9 с числом разр дов к и устройства совпадени  10, кажда  схема имеет к входных переменных . Счетчик 9 св зан поразр дно с нуль-органом 3 посредством динамических триггеро1з 1, не имеющих промежуточных  чеек восстановлени  кодовой комбинации.

Устройство работает с приращени ми, представленными в бинарной системе. При этом единичному приращению +1 соответствует наличие импульса на выходе +AZ цепи обратной св зи, а приращению -1 соответствует импульс на выходе -AZ.

В случае, когда приращение равно нулю, импульсы возникают на выходах поочередно. В самом интеграторе приращени  кодируютс  в специальном (к-1)-разр дном двоичном коде. Положительные входные приращени  записываютс  в счетчике в дополнительно.м коде, а отрицательные - в пр мом. Знак плюс представл етс  «1 в старшем /с-м разр де устройства, а знак минус - «О в том же разр де.

Таким образом, положительному единичному приращению и отрицательному нулевому приращению будут соответствовать предельно-сопр женные кодовые комбинации И... 11 и и 00...00. Положительного нулевого приращени  не существует, и кодова  комбинаци  10...00 - неопределенна . В общем случае интегратор может накапливать и отрабатывать (передавать) многоразр дные приращени . Синхронизаци  работы всего устройства осуществл етс  с помощью кольцевого сдвигающего регистра 6, управл емого двухтактным генератором 7, при этом импульсы дес того такта образуютс  на выходе статического триггера 8, используемого в качестве делител .

Перед началом работы интегратора производитс  подготовка соответствующих  чеек подачи импульсов на клеммы «О и «1. При этом в накопитель 4 записываетс  комбинаци  И...100, что исключает собственный переходный процесс устройства, и на выходе Az будет последовательность вида 010101.... Далее

в основной регистр (нуль-орган 3) вводитс  параллельным двоичным кодом начальное значение входного приращени . С запуском генератора 7 интегратор начинает передачу приращений на основе итерации, протекающей в п ть тактов. Количество итераций почти пропорционально абсолютному значению поступивщей разности.

В первый такт ti импульс поступает на вход приращени  Л.х независимой переменной, и на нулевом выходе триггера старшего разр да накопител  4 образуетс  кодовый импульс AZ, который передаетс  в цепь отрицательной обратной св зи.

Во второй такт tz на одном из разделенных выходов цепи обратной св зи по вл етс  импульс , воздействующий на триггер знака ) нуль-органа 3. В третий такт 4 импульс поступает на счетный вход нуль-органа. После передачи входного приращени  в нуль-органе 3 будут поочередно возникать кодовые комбинации 1111 и 0000. Импульсы поступают по всем входам схем совпадени . При этом в четвертый такт t за две итерации схемы совпадени  срабатывают, и из цепи ввода поступает новое приращение. В п тый такт tимпульс поступает на счетный вход триггера 8. В дес тый такт /ю на вход устройства приходит импульс приращени  Ау зависимой переменной . Знак приращени  фиксируетс  триггером счетчика 9. Частота входных импульсов Аг/ не зависит от числа разр дов интегратора и ее максимальное значение равно одной дес той от значени  тактовой частоты.

Предмет изобретени 

Claims (3)

1.Непрерывный цифровой интегратор, выполненный на динамических, например ферриттранзисторных элементах, содержащий регистр подынтегральной функции, накопитель приращени  интеграла и кольцевой сдвигающий регистр дл  синхронизации работы устройства , отличающийс  тем, что, с целью повышени  точности интегрировани , он содержит динамические триггеры, подключенные по входам к триггерам регистра подынтегральной функции, а по выходам к триггерам накопител  приращени  интеграла.

2.Интегратор по п. 1, отличающийс  тем, что, с целью повышени  быстродействи  слежени , он содержит динамический триггер в цепи отрицательной обратной св зи, котора  соедин ет выход накопител  с регистром, служащим нуль-органом.

3.Интегратор по п. 2, отличающийс  тем, что, с целью повышени  быстродействи  ввода и надежности слежени , он содержит в цепи ввода информации счетчик приращений, св занный посредством динамических триггеров с нуль-органом, и устройство совпадени , выполненное на двух группах элементов «И, подключенных по входам соответственно к нулевым и единичным выходам триггеров регистра подынтегральной функции, и св занное по выходу с щиной сброса счетчика.