SU1762417A1

SU1762417A1 - Устройство дл приема информации, передаваемой по двум параллельным каналам св зи

Info

Publication number: SU1762417A1
Application number: SU904857888A
Authority: SU
Inventors: Нафталий Менделевич Золотоносов; Геннадий Петрович Евланов; Виктор Иванович Иванов
Original assignee: Ленинградское научно-производственное объединение "Красная заря"
Priority date: 1990-08-06
Filing date: 1990-08-06
Publication date: 1992-09-15

Abstract

Изобретение относитс к электросв зи и может быть использовано в системах передачи информации с использованием параллельных каналов св зи. Устройство дл приема информации передаваемой по двум параллельным каналам св зи содержит первый блок повышени достоверности 1, элемент задержки 2. первый элемент ИЛИ 3, второй блок повышени достоверности 4. триггер 5, первый и второй элементы И 6 и 7, первый и второй анализаторы количества ошибок 8 и 9, первый и второй компараторы 10 и 11, решающий блок 12. второй элемент ИЛИ 13, первый и второй блоки элементов И 14 и 15 и блок элементов ИЛИ 16. Устройство обеспечивс ет повышение достоверности приема информации благодар использованию факта коррел ции ошибок в реальных каналах св зи и получени на этой основе дополнительных данных при выборе наиболее надежной комбинации при параллельном приеме. 1 табл.,1 ил. сл с

Description

Изобретение относитс к электросв зи и может быть использовано в системах передачи информации с использованием параллельных каналов св зи.

Целью изобретени вл етс повышение достоверности приема информации.

На чертеже представлена электрическа схема устройства.

Устройство содержит первый блок повышени достоверности 1, элемент задержки 2, первый элемент ИЛИ 3, второй блок повышени достоверности 4, триггер 5, первый элемент И 6, второй элемент И 7, первый анализатор количества ошибок 8, второй анализатор количества ошибок 9, первый компаратор 10, второй компаратор 11, решающий блок 12. второй элемент ИЛИ 13, первый блок элементов И 14, второй

блок элементов И 15, блок элементов ИЛИ 16.

Первый блок повышени достоверности 1 последовательно соединен с первым блоком элементов И 14 и блоком элементов ИЛИ 16, другие входы которого соединены с выходами второго блока повышени достоверности 4 через второй блок элементов И 15. Первые управл ющие выходы первого 1 и второго 4 блоков повышени достоверности соединены с соответствующими входами решающего блока 12, выходы которого соединены соответственно с другими входами первого 14 и второго 15 блоков элементов И, а выход элемента задержки 2 соединен с единичным входом триггера 5, нулевой вход которого соединен с выходом первого элемента ИЛИ 3. Единичный выход триггера 5 соединен с первыми входами

v4 О Ю N

-л

первого 6 и второго 7 элементов И, второй вход каждого из которых соединен со вторым управл ющим выходом соответствующего блока повышени достоверности 1 и 4. Выход первого элемента И 6 соединен с первым входом первого анализатора количества ошибок 8 и с соответствующим дополнительным входом решающего блока 12, выход второго элемента И 7 соединен с первым входом второго анализатора количества ошибок 9 и с соответствующим дополнительным входом решающего блока 12, к другим дополнительным входам которого подключены соответственно первый, второй и третий выходы первого компаратора 10 и первый выход второго компаратора 11, второй и третий выходы которого через второй элемент ИЛИ 13 соединены с соответствующими дополнительными входами решающего блока 12, к другим дополнительным входам которого подключены, соответственно первый и второй выходы первого 8 и второго 9 анализаторов количества ошибок, другие выходы которых соединены с соответствующими входами первого компаратора 10. Информационные выходы первого 1 и второго 4 блоков повышени достоверности соединены с соответствующими входами второго компаратора 11. Первые управл ющие выходы первого 1 и второго 4 блоков повышени достоверности соединены со вторыми входами соответствующих анализаторов количества ошибок 8 и 9, входы сброса которых соединены между собой и со входом элемента задержки и вл етс входом сигнала циклового фазировани устройства, входом тактовых импульсов которого вл ютс соединенные между собой тактовые входы первого 8 и второго 9 анализаторов количества ошибок, а первый и второй входы первого элемента ИЛИ 3 вл ютс соответственно входами сигнала установлени исходного состо ни и сигнала КОНЕЦ ТЕКСТА

Устройство работает следующим образом .

Исходное состо ние устройства устанавливаетс сигналом УИС (установка исходного состо ни ), который переводит триггер 5 в нулевое состо ние (нулевой потенциал на единичном выходе).

Поступлению на блоки повышени достоверности комбинаций информационного сообщени предшествует по вление сигнала циклового фазировани (ЦФ), который осуществл ет установку исходного состо ни (СБРОС) первого 8 и второго 9 анализаторов количества ошибок. Воздейству через элемент задержки 2 сигнал ЦФ устанавливает триггер 5 в единичное состо ние , благодар чему открываютс по одному из входов первый 6 и второй 7 элементы И. Вслед за сигналом ЦФ на блоки повышени достоверности 1,4 начинают параллельно поступать комбинации сообщени .

С информационных выходов первого 1 (ПД-1) и второго 4 (ПД-2) блоков повышени достоверности на первые входы соответственно первого 14 и второго 15 блоков элементов И поступают информационные комбинации.

В случае обнаружени в очередной комбинации ошибки на соответствующих служебных выходах блоков ПД-1 и ПД-2

выставл ютс сигналы ООш (обнаруженна

ошибка) и ИОш (если ошибка обнаружена и

исправлена благодар избыточности кода),

Сигнал ООш с выхода блока 1 (ПД-1)

через открытый по первому входу первый

элемент И б поступит на вход первого 8 анализатора количества ошибок. Аналогично воздействие сигнала ООш с выхода блока 4 (ПД-2), через второй элемент И 7 поступающего на второй 9 анализатор количества

ошибок.

Кроме того, сигналы ООш и ИОш с выходов ПД-1 и ПД-2 поступают на решающий блок 12 - соответственно входы XI, ХЮ, Х2, XII.

Первый и второй анализаторы количества ошибок 8, 9 подсчитывают количество ошибок в пределах некоторой заданной выборки знаков, при этом сигналы ИОш соответственно уменьшают это количество,

Дл подсчета количества ошибок анализаторы 8, 9 содержат счетчики, разр дные выходы которых поступают на группы входов А и В первого 10 компаратора, который производит сравнение этих чисел, формиру один из трех возможных результирующих сигналов:

, , .

На выходах анализаторов количества ошибок 8, 9 возникают также сигналы, качественно оценивающие число ошибок относительно заданного уровн - минимальное (mIn) и максимальное (max).

Сигналы mln, max поступают на входы ХЗ, Х4.Х8, Х9 решающего блока 12; один из сигналов , , поступает соответственно на входы Х5. Хб, Х7.

Второй компаратор 11 производит сравнение самих информационных комби- наций с выходом ПД-1 (1) и ПД-2 (4).

К решающему блоку 12 поступит либо сигнал с выхода второго компаратора 11, либо сигнал АЈ8 - с выхода второго элемента ИЛИ 13.

Наличие альтернативного сигнала увеличивает надежность функционировани устройства.

Итак, поступление информационных комбинаций сопровождаетс по влением на входе решающего блока 12 комбинации из тринадцати служебных сигналов, на основе которых в решающем блоке 13 вырабатываетс один из двух выходных сигналов - У1илиУ2.

Алгоритм функционировани решающего блока 12, представл ющего собой дешифратор , отражает таблица.

По снени к таблице,

Вариант 1

Текущие комбинации в каналах 1,2 - с необнаруженными ошибками (НОш). Так как выходные комбинации идентичны, выбор канала нежесткий. Но с учетом стати- стики ошибок выбираетс первый канал.

Вариант 2

Текущие комбинации в каналах 1, 2 с необнаруженными ошибками (НОШ); в выборке из второго канала обнаружен макси- мум ошибок; выходные комбинации неидентичны. Статистика ошибок позвол ет определить, что во втором канале трансформированна комбинаци (с необнаруженными ошибками) и выбор дол- жен быть сделан из первого канала.

Известное устройство (см.авт.св.fsb 1506565) трансформации не обнаружит и, если предыдуща комбинаци выбиралась из второго канала, то и последующа будет вз та из второго канала, т.е. произойдет выбор знака с необнаруженной ошибкой.

Вариант 3.

Аналогичен варианту 2; необнаруженна ошибка принадлежит первому каналу.

Варианты 4 и 5.

Выбор в пользу каналов с НОш подкреплен данными по статистике в выборке.

Варианты б и 7

Выбор в пользу каналов с ИОш (исправ- ленные ошибки} подкреплен данными статистики .

Варианты 8 и 9.

Так как выходные комбинации идентичны , выбор канала нежесткий, но дл опреде- ленности с учетом статистики выбираетс канал с минимумом ошибок.

Варианты 10 и 11.

Нар ду с вариантами 2, 3 в вариантах 10, 11 вы вл ютс принципиальные ре- имущества предложенного устройства в сравнении с известным устройством (см.авт.св.М; 1506565). Статистика ошибок позвол ет с большой веро тностью определить наличие комбинаций с необнаруженными ошибками и сделать выбор знака в пользу комбинации с ИОш.

Возникновение выходного сигнала У1 открывает по вторым входам элементы И первого блока элементов И 14, что обеспечивает прохождение информационной ком- бинации с выхода ПД-1 через блок элементов ИЛИ 16 на выход устройства.

Аналогично сигнал У2 обеспечивает прохождение информационной комбинации через второй блок элементов И 15 и, далее, через блок элементов ИЛИ 16 - на выход устройства.

Claims

За вл емое устройство на основе использовани имеющего место в реальных каналах св зи группировани ошибок и их коррел ции обеспечивает высокую достоверность информации в канале св зи. Формула изобретени Устройство дл приема информации, передаваемой по двум параллельным каналам , содержащее последовательно соединенные первый блок повышени достоверности, первый блок элементов И и блок элементов ИЛИ, другие входы которого соединены с выходами второго блока повышени достоверности через второй блок элементов И, первые управл ющие выходы первого и второго блоков повышени достоверности соединены с соответствующими входами решающего блока, выходы которого соединены соответственно с другими входами первого и второго блоков элементов И, а также триггер, отличающеес тем, что, с целью повышени достоверности приема информации, в него введены элементы ИЛИ элемент задержки, элемент И, компараторы, при этом выход элемента задержки соединен с единичным входом триггера, нулевой вход которого соединен с выходом первого элемента ИЛИ, единичный выход триггера соединен с первыми входами первого и второго элементов И,«торой вход каждого из которых соединен с вторым управл ющим выходом соответствующего блока повышени достоверности, выход первого элемента И соединен с первым входом первого анализатора количества ошибок и с соответствующим дополнительным входом решающего блока, выход второго элемента И соединен с первым входом второго анализатора количества ошибок и с соответствующим дополнительным входом решающего блока, к другим дополнительным входам которого подключены соответственно первый, второй и третий выходы первого компаратора и первый выход второго компаратора, второй и третий выходы которого через второй элемент ИЛИ соединены с соответствующим дополнительным

входом решающего блока, к другим дополнительным входам которого подключены соответственно, первый и второй выходы первого и второго анализаторов количества ошибок, другие выходы которых соединены с соответствующими входами первого компаратора , информационные выходы первого и второго блоков повышени достоверности соединены с соответствующими входами второго компаратора, первые управл ющие выходы первого и второго блоков повышени достоверности соединены с вторыми входами соответствующих

анализаторов количества ошибок, входы сброса которых соединены между собой и входом элемента задержки и вл ютс входом сигнала циклового фазировани устройства , входом тактовых импульсов которого вл ютс соединенные между собой тактовые входы первого и второго анализаторов количества ошибок, а первый и второй входы первого элемента ИЛИ вл ютс соответственно входами сигнала Установление исходного состо ни и Конец текста.

Примечание: ООш - обнаруженна ошибка ИОш - исправленна ошибка.

Г