SU1756882A2 - Последовательный сумматор - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  построени  отказоустойчивых устройств обработки и контрол  последовательных кодов в реальном масштабе времени. Целью изобретени   вл етс  расширение функциональных возможностей за счет обнаружени  ошибок. Последовательный сумматор содержит элементы 4 задержки , элементы И 5, 6, элемент ИЛИ 7 и мажоритарный элемент 9. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике, предназначено для построения отказоустойчивых устройств обработки с самоконтролем последовательных кодов в реальном масштабе времени и является усовершенствованием изобретения по авт, св. № 1341633.

Известен последовательный сумматор, содержащий два элемента И, элемент ИЛИ, первый, второй и третий элементы задерж- 10 ки, выход первого элемента И соединен с информационным входом первого элемента задержки, выход которого'соединен с первым вхбдом второго элемента И, выход которого соединен с первым входом элемента 15 ИЛИ, второй вход которого соединен с входом третьего элемента задержки, первый и второй входы первого элемента И и третий и четвертый входы элемента ИЛИ соединены соответственно с входами первого и вто- 20 рого операндов сумматора, выход первого элемента задержки соединен с информационным входом второго элемента задержки, выполненного в виде триггера, вход установки которого соединен с входом цикличе- 25 ского тактирующего сигнала сумматора и вторым входом второго элемента И, выход второго элемента задержки соединен с информационным входом третьего элемента задержки, выход которого соединен с пя- 30 тым входом элемента ИЛИ, выход которого соединен с выходом сумматора.

Недостаток сумматора—узкие функциональные возможности, не позволяющие обнаруживать ошибки в работе. 35

Цель изобретения - расширение функциональных возможностей за счет обнаружения ошибок в работе сумматора.

Сущность изобретения сострит в технической реализации процедуры Р|Рн i vPjPi+2^v40 vPhiPi+2, где Pi, Pi+i и Ρι+2 - сигналы перено- .' сов соответственно в1,1+1 и I+2 тактах работы сумматора. Это обеспечивается введением мажоритарного элемента, . инициирующего сигнал ошибки на своем выхо- 45 де.

На чертеже представлена схема последовательного сумматора.

Последовательный сумматор содержит входы 1 и 2 соответственно первого и второго операнда, выход 3, элементы 4ι, 4г, 4з задержки, элементы И 5 и 6, элемент ИЛИ 7, цикловой вход 8 сумматора, мажоритарный элемент 9, выход 10 ошибки сумматора и тактовый вход 11 сумматора.

Выход элемента И 5 соединен с информационным входом элемента 4ι задержки, выход которого соединен с первым входом элемента И 6. выход которого соединен с первым входом элемента ИЛИ 7, второй вход которого соединен с выходом элемента 4з задержки. Первый и второй входы элемента И 5 и третий и четвертый входы элемента ИЛИ 7 соединены соответственно с входами 1 и 2 сумматора. Выход элемента 4ι задержки соединен с информационным входом элемента 4г, выполненного в виде триггера, вход установки которого соединен с входом 8 сумматора и вторым входом элемента И 6. Выход элемента 42 задержки соединен с информационным входом элемента 4₃ задержки, выход которого соединен с пятым входом элемента ИЛИ 7, выход которого соединён с выходом 3 сумматора. Выходы элементов 4η, 4₂ и 4з задержки соединены с соответствующими входами мажоритарного элемента 9, выход которого является выходом 10 сумматора, вход 11 которого соединен с тактовыми входами элементов 4ι - 4з задержки. ‘

Claims (1)

1. Формула изобретения

   Последовательный сумматор по авт. св. № 1341633, от л и чающий ся тем, что, с целью расширения функциональных возможностей путем обнаружения ошибок, он содержит мажоритарный элемент, причем выходы с первого по третий элементов задержки соединены с соответствующими входами мажоритарного элемента, выход которого является выходом ошибки сумматора. тактовый вход которого соединен с тактовыми входами с первого по третий элементов задержки.