SU1755298A1

SU1755298A1 - Device for rotating picture on tv receiver screen

Info

Publication number: SU1755298A1
Application number: SU894757262A
Authority: SU
Inventors: Михаил Владимирович Власов; Татьяна Ивановна Клюева; Ольга Леонидовна Тюхтина
Original assignee: Научно-производственное объединение "Агат"
Priority date: 1989-11-09
Filing date: 1989-11-09
Publication date: 1992-08-15

Abstract

Изобретение относитс к устройствам дл обработки данных и может быть использовано в устройствах вывода информации ЦВМ на экран телевизионного приемника. Устройство содержит ОЗУ, четыре сумматора , преобразователь координат в адрес ОЗУ, два регистра, четыре ПЗУ, блок мультиплексоров , блок коррекции, счетчик, блок формировани дискретных приращений, знаков и квадранта, анализатор угла, схему переключени режимов, схему управлени . Перечисленные элементы и наличие функциональных св зей между ними позвол ют расширить область применени устройства. 4 ил. w W ЁThe invention relates to data processing devices and can be used in digital computer information output devices on a television receiver screen. The device contains RAM, four adders, a coordinate converter to the RAM address, two registers, four ROMs, a multiplexer unit, a correction unit, a counter, a unit for forming discrete increments, characters and a quadrant, an angle analyzer, a mode switching circuit, a control circuit. The listed elements and the presence of functional connections between them allow to expand the field of application of the device. 4 il. w w Ё

Description

Изобретение относитс к устройствам дл обработки данных и может быть использовано в устройствах вывода инфромации ЦВМ на экран телевизионного приемника.The invention relates to data processing devices and can be used in digital computer information output devices on a television receiver screen.

Известно устройство отображени информации на экране телевизионного приемника , позвол ющее осуществл ть поворот изображени .A device for displaying information on the screen of a television receiver is known that allows rotation of an image.

Указанное устройство содержит синх- рогенератор, соединенный со счетчиком по координате X и логическим формирователем , а также делителем частоты, блок ввода и цифроаналоговый -преобразователь, соединенный с телевизионным индикатором, блок преобразовани координат, два вычислительных блока, коммутаторы, суммирующие счетчики, синтезатор вращающихс изображений и блок приоритета цветового кодировани . Это устройство не позвол ет осуществл ть поворот цифробуквенной информации без доработки и значительных аппаратурных затрат.The device contains a synchronizer generator connected to the counter by the X coordinate and a logic driver, as well as a frequency divider, an input unit and a digital-to-analogue converter connected to a television indicator, a coordinate conversion unit, two computational units, rotary image synthesizer switches and a color coding priority block. This device does not allow the rotation of alphanumeric information without modification and significant hardware costs.

Наиболее близким к предлагаемому вл етс устройство поворота изображени на экране телевизионного приемника, содержащее два регистра, четыре ПЗУ, блок мультиплексоров с пам тью, содержащий три мультиплексора, три сумматора, блок коррекции, содержащий два мультиплексора , два накапливающих сумматора и схему коррекции, блок формировани дискретных приращений, знаков и квадранта, состо щий из схемы выработки знаков и квадранта и формировател дискретных приращений, преобразователь, ОЗУ и схему управлени , первый выход которой подключен к первым входам первого и второго сумматоров, выходы которых соединены с входами преобразовател , подключенного к первому входу ОЗУ/первый выход которого вл етс выходом устройства, второй выход подключен к дев тому входу схемы управлени , второй вход соединен с третьим выходом схемы управлени , а к третьим входам ОЗУ и блокаThe closest to the present invention is an image rotation device on a television receiver screen, comprising two registers, four ROMs, a memory multiplexer unit containing three multiplexers, three adders, a correction unit containing two multiplexers, two accumulating adders and a correction circuit, a shaping unit discrete increments, signs and a quadrant, consisting of a sign generation circuit and a quadrant and a discrete increment generator, a converter, a RAM and a control circuit, the first output of which is connected to the first inputs of the first and second adders, the outputs of which are connected to the inputs of the converter connected to the first RAM input / the first output of which is the device output, the second output connected to the ninth input of the control circuit, the second input connected to the third output of the control circuit, and to the third inputs of RAM and block

коррекции подключен шестой выход схемы управлени , второй выход которой соединен с первым входом первого ПЗУ итретьим входом блока мультиплексоров, п тый выход через счетчик подключен к третьему ПЗУ, первый выход которого соединен с шестым входом схемы управлени , седьмой выход которой подключен к третьему входу блока формировани дискретных приращений , знаков и квадранта, первый вход которого , а также второй вход блока коррекции подключены к выходу третьего сумматора, второй вход блока формировани дискретных приращений, знаков и квадранта, а также первый вход четвертого сумматора и третий вход треть.го сумматора соединены с выходом второго регистра, п тый вход соединен с выходом третьего ПЗУ, четвертый вход - с вторым выходом блока коррекции, первый вход которого подключен к выходу четвертого ПЗУ, первый выход соединен с седьмым входом схемы управлени , а четвертый вход подключен к первому выходу блока формировани дискретных приращений , знаков и квадранта, четвертый выход которого соединен с восьмым входом схемы управлени , а второй и третий выходы подключены ко вторым входам первого и второго сумматоров соответственно, третьи входы которых, г также второй и третий входы схемы управлени и вторые входы первого и второго регистров вл ютс внешними входами устройства, а первый вход схемы управлени , вп ющийс также внешним входом устройства, соединен с четвертым входом блока мультиплексоров, выход которого подключен к первому входу второго ПЗУ и вторым входам третьего и четвертого сумматоров, а второй вход блока мультиплексоров подключен к второму выходу первого ПЗУ, первый выход которого вл етс выходом устройства , а второй вход соединэн с выходом первого регистра, первый вход которого , а также первые входы блока мультиплексоров , второго регистра, пе звого и второго сумматоров вл ютс внешними входами устройства.correction, the sixth output of the control circuit, the second output of which is connected to the first input of the first ROM and the third input of the multiplexer unit, is connected; the fifth output is connected via a counter to the third ROM, the first output of which is connected to the sixth input of the control circuit, the seventh output of which is connected to the third input of the formation unit discrete increments, characters and quadrants, the first input of which, as well as the second input of the correction unit are connected to the output of the third adder, the second input of the discrete increment generation unit, characters and the first input of the fourth adder and the third input of the third adder are connected to the output of the second register, the fifth input is connected to the output of the third ROM, the fourth input is connected to the second output of the correction unit, the first input of which is connected to the output of the fourth ROM, the first output connected to the seventh input of the control circuit, and the fourth input is connected to the first output of the discrete incrementing block, characters and quadrant, the fourth output of which is connected to the eighth input of the control circuit, and the second and third outputs are connected to the second inputs of the first and second adders, respectively, the third inputs of which, g also the second and third inputs of the control circuit and the second inputs of the first and second registers are external inputs of the device, and the first input of the control circuit, also entering the external input of the device, is connected to the fourth the input of the multiplexer unit whose output is connected to the first input of the second ROM and the second inputs of the third and fourth adders, and the second input of the multiplexer unit is connected to the second output of the first ROM, the first output of which Is the output of the device, and the second input is connected to the output of the first register, the first input of which, as well as the first inputs of the multiplexer unit, the second register, the first and second adders are external inputs of the device.

Недостатком известного устройства вл етс ограниченность функциональных возможностей и значительные аппаратные затраты. Устройство позвол ет отображать на экране телевизионного индикатора информацию , заданную только в векторной форме. В насто щее врем требуетс отображать кривые в орого пор дка (окружности , эллипсы, дуги;, представленные в виде аппроксимирующих отрезков, заданных приращейи ми по ос м X и V. Кроме того, в известном устройстве суммирование угловA disadvantage of the known device is limited functionality and significant hardware costs. The device allows displaying on the television display screen information that is specified only in vector form. At present, it is required to display curves in oro order (circles, ellipses, arcs;) presented in the form of approximating segments, given in increments along the axes X and V. In addition, in a known device, the summation of angles

организовано табличным способом с использованием ПЗУ и интерпол тор, обеспе- чивающий разложение векторов на составл ющие их точки, также построен наorganized in a tabular way using a ROM, and an interpolator providing the decomposition of vectors into their points is also built on

ПЗУ. Если минимальный угол поворота равен одному градусу, а суммирование производитс только в первом квадранте, т.е. углы заданы семиразр дным кодом, то на табличный сумматор поступает четырнздцатираз0 р дный адрес Если организовать табличный сумматор на микросхемах серии 556 РТ7, то потребуетс шесть корпусов. При построении сумматора обычным путем потребуетс два корп/са. Кроме того, дл ROM. If the minimum angle of rotation is one degree, and summation is performed only in the first quadrant, i.e. the corners are given by a seven-digit code, then a four-four-address address is fed to the tabular adder. If you organize a tabular adder on 555 PT7 series of microcircuits, you will need six cases. When building an adder in the usual way, two bp / ca will be required. In addition, for

5 организации интерпол тора векторов, адрес которого формируетс из семиразр дного кода угла, четырехразр дного, например, кода длины вектора и трех разр дов счетчика интерпол тора требуетс во0 семь корпусов ПЗУ серии 556 РТ7. При увеличении разр дности длины вектора количество корпусов ПЗУ резко возрастает.5 organization of the vector interpolator, whose address is formed from a seven-bit angle code, four-bit, for example, a vector length code and three bits of the interpolator counter, requires seven seven ROM 556 PT7 ROM cases. With an increase in the length of the vector, the number of ROM cases dramatically increases.

изобретени вл етс расширение области применени . The invention is an extension of the field of application.

5 Указанна цель достигаетс тем, что в устройство поворота изображени на экране телевизионного приемника, содержащее два регистра, два сумматора, четыре блока посто нной пам ти, слетчик, блокоператив0 ной пам ти, преобразователь координат, блок мультиплексоров, блок управлени , блок формировани угла и квадранта, блок формировани дискретных приращений, знаков и квадранта, причем информацион5 ный вход устройства подключен к первым информационным входам блока мультиплексоров и первого, второго сумматора и к информационным входам первого и второго регистров, к управл ющим входам которых5 This goal is achieved by the fact that the image rotation device on the television receiver screen contains two registers, two adders, four permanent memory blocks, a controller, a block-memory memory, a coordinate converter, a multiplexer unit, a control unit, an angle shaping unit and quadrant, a unit for forming discrete increments, signs and a quadrant, with the information input of the device connected to the first information inputs of the multiplexer unit and the first, second adder and information inputs of the first second and second registers to control inputs of which

0 подключены соответственно вход разрешени записи кода симпола или отрезка и вход записи кода угла поюрота устройства, входы записи кода координат X и Y соединены соответственно с пеовыми управл ющими0 are connected respectively to the input of the permission to record the code of the simpol or the segment and the input to write the code of the angle of the curvature of the device, the inputs of the recording of the code of the coordinates X and Y are connected respectively to the peoking control

5 входами первого и вт jporo сумматоров, выходы которых подключены к входам преобразовател координат, выход которого подключен к адресному входу блока оперативной пам ти, к первому и второму управ0 л ющим входам которого подключены соответственно первый и второй выходы блока управлени , третий выход которого подключен к вторым управл ющим входам первого и второго сумматоров, вторые информационные в:;оды которых подключены5 inputs of the first and second jporo adders, the outputs of which are connected to the inputs of the coordinate converter, the output of which is connected to the address input of the RAM, the first and second control inputs of the first and second outputs of the control unit, the third output of which is connected to the second control inputs of the first and second adders, the second information in:; odes of which are connected

5 соответственно к первому и второму выходам блока формировани дискретных приращений , знаков и квадранта, третий и четвертый выходы которого подключены соответственно к первому входу блока коррекции и к первому входу блока управлени , второй, третий и четвертый входы которого подключены соответственно к входам признака символ, запуска и тактовой частоты устройства, выход первого регистра соеди- нен с адресным входом первого блока посто нной пам ти, управл ющий вход которого соединен с первым управл ющим входом блока мультиплексоров и с четвертым выходом блока управлени , п тый и шестой выходы которого подключены соответственно к счетному входу счетчика и к первому входу блока формировани дискретных приращений, знаков и квадранета, второй вход которого соединен с выходом второго регистра и с первым входом блока формировани угла и квадранта, второй вход которого соединен с выходом блока мультиплексоров, второй управл ющий вход которого соединен с входом признака Символ устройства, а второй информационный - с первым выходом первого блока посто нной пам ти, второй выход которого соединен с управл ющим выходом устройства , адресный вход второго блока посто н- ной пам ти подключен к выходу блока мультиплексоров, второй выход которого подключен к третьему входу блока формировани дискретных приращений, знаков и квадранта и к второму входу блока коррек- ции, третий и четвертый входы которого подключены соответственно к второму выходу блока управлени , и к выходу третьего блока посто нной пам ти, адресный вход которого соединен с первым выходом блока формировани угла и квадранта и вторым адресным входом второго блока посто нной пам ти, первый и второй выходы блока коррекции подключены соответственно к п тому входу блока управлени и к четв ер- тому входу блока формировани дискретных приращений, знаков и квадранта, п тый вход которого подключен к первому выходу четвертого блока посто нной пам ти , второй выход которого соединен с шее- тым входом блока управлени , седьмой вход которого соединен с первым выходом блока оперативной пам ти, второй выход которого подключен к информационному выходу устройства, выход счетчика соеди- нен с входом младших разр дов адреса четвертого блока посто нной пам ти, введены блок переключени режимов, причем восьмой , дев тый и дес тый входы блока управлени соединены соответственно с входом признака вектора и входом признака приращений устройства и с первым выходом блока переключени режимов, первый, второй и четвертый входы которого соединены соответственно с входом признака Символ5, respectively, to the first and second outputs of the block of formation of discrete increments, characters and quadrant, the third and fourth outputs of which are connected respectively to the first input of the correction unit and to the first input of the control unit, the second, third and fourth inputs of which are connected respectively to the character inputs of the trigger symbol and the clock frequency of the device, the output of the first register is connected to the address input of the first block of permanent memory, the control input of which is connected to the first control input of the block multiplexer in and with the fourth output of the control unit, the fifth and sixth outputs of which are connected respectively to the counting input of the counter and to the first input of the discrete incremental block, characters and quadranet, the second input of which is connected to the output of the second register and the first input of the angle shaping and quadrant block the second input of which is connected to the output of the multiplexer unit, the second control input of which is connected to the input of the sign Device symbol, and the second information input - to the first output of the first permanent memory unit, second The output of which is connected to the control output of the device, the address input of the second block of the permanent memory is connected to the output of the multiplexer block, the second output of which is connected to the third input of the block of formation of discrete increments, signs and quadrants and to the second input of the correction block, the third and fourth inputs of which are connected respectively to the second output of the control unit, and to the output of the third permanent memory unit, the address input of which is connected to the first output of the corner and quadrant formation unit and the second addressable The second and second outputs of the correction unit are connected respectively to the fifth input of the control unit and to the fourth input of the discrete increment block, characters and quadrant, the fifth input of which is connected to the first output of the fourth block memory, the second output of which is connected to the neck input of the control unit, the seventh input of which is connected to the first output of the RAM, the second output of which is connected to the information output of the device, the output of the connection counter Entered with the input of the lower bits of the address of the fourth block of the permanent memory, the mode switching block is entered, the eighth, ninth and tenth inputs of the control unit are connected respectively to the input of the vector feature and the input of the device increment sign, the first , the second and fourth inputs of which are connected respectively to the input of the sign. Symbol

устройства, с первым выходом блока оперативной пам ти, со вторым и седьмым выходами блока управлени , второй выход блока переключени режимов соединен с другим управл ющим входом первого регистра и с управл ющими входами третьего и второго блоков посто нной пам ти, выход которого подключен к входам старших разр дов адреса четвертого блока посто нной пам ти и объединен с адресным входом первого блока посто нной пам ти.device, with the first output of the RAM unit, with the second and seventh outputs of the control unit, the second output of the mode switching unit is connected to another control input of the first register and with the control inputs of the third and second fixed memory blocks, the output of which is connected to the inputs the upper bits of the address of the fourth block of permanent memory and combined with the address input of the first block of permanent memory.

Введение указанных блоков и св зей позвол ет расширить область применени устройства за счет того, что второе ПЗУ стало выполн ть функции преобразовани векторов в приращении по ос м X и Y, а третье ПЗУ стало выполн ть функции интерпол тора приращений, что позволило принимать и обрабатывать кроме векторной информации информацию, представленную в приращени х по ос м X и Y. Кроме того, использование второго ПЗУ дл преобразовани векторов в приращени и третьего ПЗУ дл интерпол тора приращений, а также замена табличного сумматора обычным сумматором с введением анализатора угла позвол ет значительно сократить аппаратурные затраты.The introduction of these blocks and connections allows the device to be expanded by the fact that the second ROM began performing functions of vector conversion in increments of the X and Y axes, and the third ROM began performing functions of an increment interpolator, which made it possible to receive and process In addition to vector information, the information presented in increments along the axes X and Y. In addition, the use of the second ROM for converting vectors into increments and the third ROM for the increment interpolator, as well as the replacement of the tabular adder th adder introduction angle analyzer allows to significantly reduce the hardware amount.

На фиг.1 представлена блок-схема устройства; на фиг.2 - схема управлени ; на фиг.З - схема переключени режимов; на фиг,4 - схема анализатора угла.Figure 1 presents the block diagram of the device; Fig. 2 is a control circuit; FIG. 3 is a mode switching circuit; Fig, 4 is a diagram of the angle analyzer.

Устройство содержит (фиг.1) ОЗУ 1, преобразователь 2 координат X и Y в адрес ОЗУ, первый, второй, третий, четвертый сумматоры 3,4,5 и 6 соответственно, первый, второй регистры 7 и 8 соответственно, первое, второе , третье, четвертое ПЗУ 9, 10, 11 и 12 соответственно, блок 13 мультиплексоров, блок 14 коррекции, счетчик 15, блок 16 формировани дискретных приращений, знаков и квадранта, анализатор угла 17, схему 18 переключени режимов, схему 19 управлени . Устройство имеет 10 входов, подключенных к спецпроцессору или ЭВМ. Вход 20 кода информации символа, угла поворота, вектора, координаты X, координаты Y и отрезка , заданного в приращени х, подключен к входам блока мультиплексоров 13, регистров 7 и 8 и сумматоров 3 и 4. Вход 21 разрешени записи кода символа или кода отрезка в приращени х соединен с управл ющим входом регистра 7. Вход 22 разрешени записи кода угла поворота соединен с управл ющим входом регистра 8. Входы 23 и 24 разрешени записи кода координат X и Y соединены с управл ющими входами сумматоров 3 и 4 соответственно. Вход 25 признака Символ подключен к схеме управлени 19 и управл ющему входу блокаThe device contains (figure 1) RAM 1, the Converter 2 coordinates X and Y in the address of the RAM, the first, second, third, fourth adders 3,4,5 and 6, respectively, the first, second registers 7 and 8, respectively, the first, second, the third, fourth ROMs 9, 10, 11 and 12, respectively, the multiplexer unit 13, the correction unit 14, the counter 15, the discrete increment forming unit, signs and quadrant, the angle analyzer 17, the mode switching circuit 18, the control circuit 19. The device has 10 inputs connected to a special processor or computer. Input 20 of the symbol information code, rotation angle, vector, X coordinates, Y coordinates and a segment specified in increments is connected to the inputs of the multiplexer block 13, registers 7 and 8, and adders 3 and 4. Permission 21 for recording the symbol code of the segment in increments connected to the control input of the register 7. The input 22 of the resolution of the entry of the rotation angle code is connected to the control input of the register 8. The inputs 23 and 24 of the resolution of the recording of the coordinate code X and Y are connected to the control inputs of the adders 3 and 4, respectively. Sign input 25 The symbol is connected to the control circuit 19 and the control input of the block

мультиплексоров 13, а также к входу схемы переключени режимов 18, Вход 26 запуска схемы, вход 27 тактовой частоты, вход 28 признака графика в векторной форме, вход 29 признака графика в приращени х подключены к схеме управлени 19. Выходами устройства вл етс зыход 30 ОЗУ 1, подключенный к входу телевизионного индикатора, и управл ющий выход 31, подключенный к процессору.multiplexers 13, as well as to the input of the mode switching circuit 18, the circuit start input 26, the clock frequency input 27, the vector feature 18 of the graphical feature, the graphical feature input 29 in increments are connected to the control circuit 19. The output of the device is the output 30 RAM 1, connected to the input of a television indicator, and a control output 31 connected to the processor.

Схема управлени 19 (фиг.2) содержит регистр 32 сдвига тактовых импульсов, триггер 33 запуска, триггер 34 запроса, триггер 35 элементарных триращений 1, триггер 36 элементарных приращений 2, триггер 37 коррекции, триггер 38 конца, первую, вторую , третью, четвертую схемы И-ИЛИ 39,40 и 41,42. первую, вторую, третью, четвертую, п тую, шестую, седьмую, восьмую, дев тую, дес тую, одиннадцатую схемы И 43, 44, 45, 46,47,48,49.50,51,52 и 53, первую, вторую, третью, четвертую, п тую, шестую, седьмую схемы ИЛИ 54,55,56,57,58,59 и 60, первую, вторую, третью, четвертую схемы НЕ 61, 62, 63 и 64. схему ИСКЛЮЧАЮЩЕЕ ИЛИ 65. Один из входов 66 схемы ИЛИ 55 подключен к управл ющему выходу 03 1. Вход 67 схемы НЕ 62, соединенный с вх дами схем ИСКЛЮЧАЮЩЕЕ ИЛИ 65 и И 47, подключен к выходу ПЗУ 11. Вход 68 схемы И 46 соединен с выходом схемы 18 переключени режимов . Вход 69 оемы НЕ 61, соединенный с входом схемы И 53. подключен к выходу блока 14 коррекции. Вход 70 схемы ИЛИ 57 соединен с выходом блока формировани дискретных приргщений, знаков и квадранта 16. Выход 71 регистра сдьига 32 подключен к схеме переключени режимов 18. Выход 72 триггера 34 соединен с входом ОЗУ 1. Выход 73 схемы И 48, соединенный с входами схем ИЛИ 55, И 49-51, покдлючен к входам сумматоров 3 и 4. Выход 74 схемы И-ИЛИ 39 соединен с входами ПЗУ 9 и блока 13 мультиплексоров. Выход 75 схемы И 40 подключен к входу блока формировани дискретных прирадений, з чакрой и квадранта 16. Выход 76 схемы И -ИЛИ 41 соединен с входом счегчика 15. Ьыход 77 схемы И-ИЛИ 42 подключен к блску 16 формировани дискретных приращений, знаков и квадранта. Выход 78 схемы ИЛИ 60, соединенный с входами схем И Л5, И-ИЛИ 41 и 42, подключен к ходам ОЗУ 1, блока коррекции 14 и схемы пэреключени режимов 18. Выход 79 триггера 36, соединенный с входом схемы И 50, подключен к входу блока 16 формировател дискретных приращений, знаков и квадранта. Выход 80 тириггера 37, подключенный к входу схемы И 51, соединен с блоком 16 формировател дискретных приращений знаков и квадранта.The control circuit 19 (FIG. 2) contains the clock shift register 32, the trigger trigger 33, the query trigger 34, the trigger 35 of the elementary trirats 1, the trigger 36 of the elementary increments 2, the trigger 37 of the correction, the trigger 38 of the end, first, second, third, fourth AND-OR schemes 39.40 and 41.42. the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh schemes And 43, 44, 45, 46,47,48,49.50,51,52 and 53, first, second, the third, fourth, fifth, sixth, seventh schemes OR 54,55,56,57,58,59 and 60, the first, second, third, fourth schemes NOT 61, 62, 63 and 64. the scheme EXCLUSIVE OR 65. One of The inputs 66 of the circuit OR 55 are connected to the control output 03 1. The input 67 of the circuit HE 62, connected to the inputs of the circuits EXCLUSIVE OR 65 and I 47, is connected to the output of the ROM 11. The input 68 of the circuit AND 46 is connected to the output of the circuit 18 for switching the modes. The input 69 of the circuit is NOT 61, which is connected to the input of the circuit And 53. connected to the output of the correction block 14. The input 70 of the circuit OR 57 is connected to the output of the block of formation of discrete attachments, characters and quadrant 16. The output 71 of the register of the shift 32 is connected to the mode switching circuit 18. The output 72 of the trigger 34 is connected to the input of the RAM 1. The output 73 of the circuit 48 is connected to the inputs of the circuits OR 55, AND 49-51, is connected to the inputs of the adders 3 and 4. The output 74 of the AND-OR 39 circuit is connected to the inputs of the ROM 9 and the block 13 of the multiplexers. The output 75 of the circuit AND 40 is connected to the input of the block of formation of discrete inputs, chakra and quadrant 16. The output 76 of the circuit AND -OR 41 is connected to the input of the counter 15. The output 77 of the circuit AND-OR 42 is connected to the block 16 of the formation of discrete increments, signs and quadrant . The output 78 of the circuit OR 60, connected to the inputs of the circuits AND L5, AND-OR 41 and 42, is connected to the moves of the RAM 1, the correction unit 14 and the switching circuit of the modes 18. The output 79 of the trigger 36, connected to the input of the circuit And 50, is connected to the input block 16 shaper discrete increments, signs and quadrant. Output 80 trigrig 37, connected to the input of the circuit And 51, is connected to the block 16 shaper discrete increments of characters and the quadrant.

Схема переключени режимов 18(фиг.З) содержит триггер 81, фиксирующий последний ответ в конце обработки отрезка, триггер 82, переключени режимов, первую, вторую схемы И 83 и 84 соответственно, первую, вторую схемы ИЛИ 85 и 86 соответственно , первую, втогую схемы НЕ 87 и 88The mode switching circuit 18 (FIG. 3) contains a trigger 81, fixing the last response at the end of segment processing, trigger 82, mode switching, first, second circuits AND 83 and 84, respectively, first, second circuits OR 85 and 86, respectively, first, second NOT 87 and 88 schemes

0 соответственно. Выход 89 схемы ИЛИ 86 подключен к управл ющим входам регистра 7 и ПЗУ 10, 12.0 respectively. The output 89 of the circuit OR 86 is connected to the control inputs of the register 7 and the ROM 10, 12.

Схема анализатора угла 17 (фиг.4) содержит первую, вторую схемы НЕ 90 и 91The diagram of the angle analyzer 17 (figure 4) contains the first, second circuitry NO 90 and 91

5 соответственно, п.эрвую, вторую схемы И 92 и 93 соответственно, первую, вторую схемы И-НЕ 94 и 95 соответственно, схему ИЛИ 96, схему ИЛИ-НЕ 97, Вход 98 схемы И-НЕ 94, соединенный с входом схемы И 93, под0 ключей к выходу седьмого разр да сумматора 6. Вход 99 схемы НЕ 90, соединенный с входом схемы И-НЕ 94, подключен к выходу шестого разр да сумматора 6. Входы 100 и 101 схемы И 93 подключены к выходам п 5 того и четвертого разр дов сумматора 6. Вход 102 схемы ИЛИ 96 подключен к выходу третьего разр да сумматора 6. Входы 103 и 104 схемы И 92 подключены к выходам второго и первого рг.зр ,ов сумматора 6 соот0 ветственно. Вход 105 схемы НЕ 91 подключен к выходу восьмого разр да сумматора 6. Выход 106 схемы ИЛИ-НЕ 97 подключен к входу переноса сумматора 5. Блок 107 формировани уыа и квадранта (фиг,1)5, respectively, p.ervuyu, second circuit AND 92 and 93, respectively, the first, second circuit AND-NOT 94 and 95, respectively, the circuit OR 96, the circuit OR-NOT 97, Input 98 of the circuit AND-NOT 94, connected to the input circuit AND 93, sub0 keys to the output of the seventh bit of the adder 6. An input 99 of the HE circuit 90, connected to the input of the AND-NO circuit 94, is connected to the output of the sixth bit of the adder 6. Inputs 100 and 101 of the circuit And 93 are connected to the outputs of paragraph 5 of this and the fourth bit of the adder 6. The input 102 of the circuit OR 96 is connected to the output of the third bit of the adder 6. Inputs 103 and 104 of the circuit AND 92 are connected to the outputs of the second and first go prog, sv adder 6, respectively. The input 105 of the HE 91 circuit is connected to the output of the eighth bit of the adder 6. The output 106 of the OR-NOT 97 circuit is connected to the transfer input of the adder 5. Block 107 and quadrant formation (FIG. 1)

5 содержит сумматоры :5 и 6 и анализатор 17 угла.5 contains adders: 5 and 6 and the angle analyzer 17.

Все символы, представленные в ПЗУ 9 в зиде векторов, а также графическое изображение , представленное векторами сAll characters represented in ROM 9 in the zide of vectors, as well as a graphic image represented by vectors with

0 блока мультиплексоров, поступает на сумматоры углов и квадрантов 5 и 6 соответственно дл получени новых повернутых векторов той же длины. На сумматоре 6 суммируютс углы до 90°. Если суммарный угол0 of the multiplexer block, is fed to the adders of angles and quadrants 5 and 6, respectively, to obtain new rotated vectors of the same length. On adder 6, the angles up to 90 ° are summed. If the total angle

5 больше 90°, то анализатор угла вырабатывает сигнал, который поступает на вход переноса сумматора квадранта 5, то есть код квадранта увеличива ггс на единицу. Код угла и длины каждого нового повернутого5 is more than 90 °, then the angle analyzer generates a signal that enters the transfer input of the quadrant adder 5, that is, the quadrant code increases the unit by one. Code of the angle and length of each new rotated

0 вектора вл етс адресом ПЗУ 10, с которого считываютс приращени по ос м X и Y, соответствующие данному вектору. Код приращений по ос м X и Y вл етс старшими разр дами кода адреса ПЗУ 11 разложе5 ни приращений на составл ющие их точки. Младшие разр ды адреса ПЗУ формируютс на счетчике 15, задающем число приращений . Каждый отрезок пр мой в ПЗУ 11 представлен в виде элементарных приращений 1 (ЭП 1), количества элементарныхThe vector 0 is the address of the ROM 10, from which increments are read along the axes X and Y corresponding to the vector. The increment code on the X and Y axes is the highest bits of the address code of the ROM 11, decomposing the increments into their component points. The least significant bits of the ROM address are formed on the counter 15, which defines the number of increments. Each segment of the straight line in ROM 11 is presented in the form of elementary increments 1 (EP 1), the number of elementary

приращений 1 элементарного приращени 2 (ЭП 2) и один разр д отведен под сигнал Конец отрезка. Элементарные приращени 1 и 2 равны дискрету телевизионного растра. Блок формировани дискретных приращений знаков и квадранта 16 преобразует параллельный код интерполируемого отрезка в последовательный код и в зависимости от знаков (квадранта) приращений последовательный код поступает на сумматоры координат. Кроме информации, представленной в форме, устройство принимает на регистр 7 и обрабатывает информацию , поступающую из процессора или ЭВМ в виде приращений по ос м X и Y, С помощью схемы переключени режимов на вход ПЗУ 11 поступают (в качестве адреса) коды приращений по ос м или с регистра 7 или с ПЗУ 10. Схема переключени режимов управл ет переключением третьего состо ни регистра 7 и ПЗУ 10 следующим образом. При обработке графики, представленной в векторной форме, информаци поступает только с ПЗУ 10, дл графики в приращени х - только с регистра 7. Дл символа сначала информаци с регистра 7 поступает на ПЗУ 9, а по сигналу 71 - с ПЗУ Юна ПЗУ 11.increments of 1 elementary increment of 2 (EP 2) and one bit is reserved for the signal End of the segment. Elementary increments 1 and 2 are equal to the discrete raster of the television. The block of formation of discrete increments of characters and quadrant 16 converts the parallel code of the interpolated segment into a serial code and, depending on the signs (quadrant) of increments, the serial code is fed to the adders of the coordinates. In addition to the information presented in the form, the device accepts the register 7 and processes the information coming from the processor or computer as increments on the X and Y axes. Using the mode switching circuit, the input codes of the ROM 11 are received (as an address) either from register 7 or from ROM 10. A mode switching circuit controls the switching of the third state of register 7 and ROM 10 as follows. When processing graphics presented in a vector form, information comes only from ROM 10, for graphics in increments - only from register 7. For the character, information from register 7 is first fed to ROM 9, and from signal 71 from the ROM of ROM 11.

Устройство работает следующим образом ,The device works as follows

Подготовка к работе осуществл етс под управлением процессора или ЭВМ. После установки устройства в исходное состо ние (сигнал Установка в исходное не показан) и приема на регистры 7 и 8 и сумматоры 3 и 4 исходных данных, в схему управлени 19 на вход 25 в режиме Символ поступает потенциальный сигнал, а на триггер 33 схемы управлени 19 через схему 54 ИЛИ - сигнал 26 Запуск, тем самым разрешаетс прохождение тактовой частоты на регистр 32 сдвига. Один из импульсов регистра сдвига с выхода 71 через схему ИЛИ 85 поступает на синхровход триггера 82 схемы 18 переключени режимов. Тем самым к входу ПЗУ 11 подключаетс выход ПЗУ 10, а выход регистра 7 откпючаетс . Другой импульс регистра сдвига через схему И-ИЛИ 39 поступает на управл ющие входы мультиплексоров с пам тью блока 13 мультиплексоров дл записи кода вектора символа (длина, угол, квадрант). Интервал времени от импульса запуска до записи в мультиплексоры определ етс быстродействием ПЗУ 9. На сумматоре 6 угол вектора суммируетс с углом поворота, поступающего с регистра 8. Таким образом, получаетс новый повернутый вектор. Суммарный угол в совокупности с длиной вектора (выход блока 13 мультиплексоров) вл етсй адресом ПЗУ 10, С выхода ПЗУ 10 считываютс коды приращений по ос м X и Y, соответствующие данному вектору. Коды приращений в совокупности с кодом, поступающим с выхода счетчика 15, вл ютс адресом ПЗУ 11. С выхода ПЗУ 11 на блок Сформировани дискретных приращений, знаков и квадранта поступает первое слово разложени отрезка (вектора) на составл ющие егоPreparation for work is carried out under the control of a processor or computer. After setting the device to the initial state (signal Setting to the original is not shown) and receiving registers 7 and 8 and adders 3 and 4 of the initial data, the potential signal goes to the control circuit 19 to the symbol 25 in the Character mode, and the control circuit trigger 33 19 through the circuit 54 OR — the 26 start signal, thereby allowing the clock to pass to the shift register 32. One of the pulses of the shift register from output 71 through the OR 85 circuit is fed to the synchronous input of the trigger 82 of the mode switching circuit 18. Thereby, the output of the ROM 10 is connected to the input of the ROM 11, and the output of the register 7 is opened. Another shift of the shift register through the AND-OR circuit 39 is applied to the control inputs of the memory multiplexers of the multiplexer block 13 to record the symbol vector code (length, angle, quadrant). The time interval from the start pulse to writing to the multiplexers is determined by the speed of the ROM 9. On the adder 6, the angle of the vector is summed with the angle of rotation coming from the register 8. Thus, a new rotated vector is obtained. The total angle in conjunction with the vector length (the output of block 13 multiplexers) is the address of the ROM 10, From the output of ROM 10, the increment codes for the X and Y axes are read, corresponding to this vector. The increment codes in combination with the code coming from the output of counter 15 are the address of ROM 11. From the output of ROM 11, the first word of decomposition of the segment (vector) into its components is output to the block Forming discrete increments, characters and quadrant.

0 точки, а с выхода 77 схемы 19 управлени поступает сигнал записи этого слова в блок формировани дискретных приращений. Сигнал 77 формируетс с учетом быстродействи -сумматора 6, ПЗУ 10 и 11, регистра0 points, and from the output 77 of the control circuit 19, a signal is written to write this word to the discrete increment generation unit. The signal 77 is generated in response to the speed of the adder 6, ROM 10 and 11, the register

5 сдвига 32, схемами И-ИЛИ 40 и 42. Кроме того, сигнал со схемы И-ИЛИ 40 устанавливает в 1 триггер 34, с которого в ОЗУ 1 поступает сигнал 72 Запрос и триггер 35, а также, пройд через схему И-ИЛИ 41, по0 ступает на счетчик 15 в качестве сигнала 76 -Н счетчика (обращение к ПЗУ за следующим разложением вектора). По сигналу Запрос ОЗУ 1 осуществл ет запись информации и по концу записи формирует5 shift 32, AND-OR circuits 40 and 42. In addition, the signal from the AND-OR circuit 40 sets 1 trigger 34, from which RAM 72 receives the signal 72 Request and trigger 35, as well as passed through the AND-OR circuit 41, arrives at counter 15 as a signal of the 76 -H counter (referring to the ROM following the decomposition of the vector). On a signal, the Request RAM 1 records information and, at the end of the recording, generates

5 сигнал 66 Ответ, который через схему ИЛИ 55 сбрасывает триггер 34. Через схему И 48, при условии, что триггер 34 стоит в О, а триггер 35 - в 1, проходит сигнал суммировани 73 на сумматоры координат 3 и 4 Этот5 signal 66 The response, which through the OR 55 circuit resets the trigger 34. And the 48 circuit, provided that the trigger 34 is set to O, and the trigger 35 is set to 1, the sum signal 73 passes to the adders of coordinates 3 and 4 This

0 же сигнал через схему ИЛИ 55 ставит в 1 триггер 34. В таком режиме схема работает до прихода из блока 16 формировани дискретных приращений, знаков и квадранта сигнала 70, сообщающего о конце обработ5 ки элементарных приращений 1 (ЭП 1) Этот сигнал ставит в 1 триггер 36, сигнал 79 с которого поступает на блок 16 формировани дискретных приращений, знаков и квадранта в качестве сигнала, сообщающего о0, the signal through the circuit OR 55 puts 1 trigger 34 in this mode. In this mode, the circuit works until the arrival from block 16 of forming discrete increments, signs and quadrant of signal 70, indicating the end of processing incremental 1 increments (EP 1) This signal puts in 1 the trigger 36, the signal 79 from which is fed to the block 16 of the formation of discrete increments, signs and quadrants as a signal, reporting

0 начале обработки элементарного приращени 2 (ЭП 2). Сигнал со схемы И 50 поступает на схему И-ИЛИ 41, котора формирует сигнал 76, если нет сигнала 67 Конец отрезка (вектора) с ПЗУ 11. Если есть сигнал Конец0 the beginning of the processing of elementary increment 2 (EP 2). The signal from the circuit AND 50 is fed to the circuit AND-OR 41, which generates a signal 76, if there is no signal 67 End of the segment (vector) from the ROM 11. If there is a signal End

5 отрезка с ПЗУ 11, то сигнал со схемы И 50, пройд через схему И 47 и ИЛИ 59, устанавливает в 1 триггер 38 конца обработки отрезка (вектора). Кроме того, при обработке последнего разложени отрезка (триггер5 of the segment with the ROM 11, the signal from the circuit AND 50, having passed through the circuit AND 47 and OR 59, sets to 1 the trigger 38 of the end of processing the segment (vector). In addition, when processing the last decomposition of a segment (trigger

0 38 стоит в 1) сигнал со схемы И 50, пройд через схему И 53 при наличии сигнала коррекции 69 с блока 14 коррекции,устанавливает в 1 триггер 37, сигнал 80 с которого поступает в блок 16 формировани дискрет5 ных приращений, знаков и квадранта. Этот сигнал сообщает о начале обработки элементарного приращени коррекции Если сигнал 69 отсутствует, то сигнал со схемы И 50, пройд через схемы И 52 и ИЛИ 60 по- ступаети как сигнал 78 Конец обработки0 38 is in 1) the signal from the circuit AND 50, having passed through the circuit 53 and in the presence of a correction signal 69 from the correction block 14, sets to 1 trigger 37, the signal 80 from which is fed to the block 16 to form discrete increments, signs and a quadrant. This signal indicates the start of processing the incremental correction. If the signal 69 is absent, the signal from the AND 50 circuit, passed through the AND 52 and OR 60 circuits, is received as a signal 78 End processing

последнего элементарного приращени в блок 14 коррекции, в схему 18 перерключе- ни режимов и в ОЗУ 1. Этот сигнал устанав- ливает в 1 триггер 81 схемы 18 переключени режимов. Тем самым фиксируетс , что в ОЗУ 1 записываетс последнее элементарное разложение отрезка (вектора ). Кроме того, сигнал со схемы 60 ИЛИ, пройд через схемы И-ИЛИ 42 и 41, поступает в блок формировани дискретных приращений , знаков и квадранта дл записи считанного с ПЗУ 11 первого разложени следующего отрезка (вектора) (сигнал 77) и задает адрес второго разложени (сигнал 76). Если в конце обработки отрезка вырабатываетс сигнал 69 коррекции, то сигналом Конец отрезка вл етс сигнал, поступающий на вход схемы ИЛИ 60 с выхода схемы И 51. При обработке последнего вектора символа с ПЗУ 9 в процессор поступает сигнал 31 Конец символа. По этому сигналу процессор снимает признак символа с входа 25, При этом сигнал Конец отрезка (вектора) со схемы ИЛИ 60, пройд через схемы И 45 и ИЛИ 56, сбрасывает триггер 35, а сигнал 66 Ответ, пройд через схему НЕ 87 и И 83 схемы 18 переключени режимов (сигнал 68), сбрасывает триггер 82 переключени режимов в О, а также поступает в схему 19 управлени как сигнал Конец работы, который через схему И 46 и ИЛИ 59 ставит в О триггер 38 конца. Работа схемы прекращаетс до следующего запуска .the last elementary increment in the correction unit 14, in the mode switching circuit 18, and in the RAM 1. This signal sets in 1 the trigger 81 of the mode switching circuit 18. This means that the last elementary decomposition of the segment (vector) is recorded in RAM 1. In addition, the signal from the OR circuit 60, having passed through the AND-OR circuits 42 and 41, enters the block of forming discrete increments, characters and a quadrant for recording the first decomposition of the next segment (vector) (signal 77) read from the ROM 11 and sets the address of the second decomposition (signal 76). If at the end of the segment processing, a correction signal 69 is produced, then the End segment signal is a signal arriving at the input of the circuit OR 60 from the output of the circuit 51. When processing the last symbol vector from the ROM 9, the processor receives the signal 31 Symbol end. On this signal, the processor removes the sign of the symbol from the input 25, At the same time, the signal of the End of the segment (vector) from the OR 60 circuit, passed through the AND 45 and OR 56 circuits, resets the trigger 35, and the 66 response signal passes through the HE 87 and AND 83 circuits the mode switching circuit 18 (signal 68) resets the mode switching trigger 82 to O, and also goes to the control circuit 19 as a signal. The end of the operation, which puts the trigger 38 through the O circuit through circuit 46 and OR 59. The circuit is terminated until the next run.

Если на вход 28 из процессора поступает сигнал Графика в векторной форме, то сигнал запуска 26, пройд через схему И- ИЛИ 39, осуществл ет прием информации в мультиплексоры с пам тью блока 13 мультиплексоров . Далее вектор обрабатываетс как последний вектор символа.If the Graphics signal in vector form arrives at the input 28 from the processor, then the start signal 26, having passed through the AND-OR circuit 39, receives the information in the memory multiplexers of the block 13 multiplexers. The vector is then processed as the last symbol vector.

Если на вход 29 из процессора поступает сигнал Графика в приращени х, то сигнал 26 Запуск, пройд через схему И-ИЛИ 40 и ИЛИ 56, ставит в 1 триггер 35. При этом регистр сдвига 32 не запускаетс , так как с помощью схемы НЕ 61 запрещаетс поступление тактовой частоты. Далее схема работает аналогично.If the input signal 29 from the processor receives the Graphics signal in increments, then the 26 Start signal, passed through the AND-OR 40 and OR 56 circuit, sets 1 trigger 35. At the same time, the shift register 32 does not start, since using the HE circuit 61 no clock input is allowed. Further, the scheme works in a similar way.

Claims

Claims An image rotation device on a television receiver screen comprising a yes register, two adders, four permanent memory units, a counter, a random access memory unit, a coordinate transducer, a multiplexer unit, a control unit, an angle shaping unit and a quadrant unit, a correction unit , block for forming discrete increments, characters ji

quadrant, the information input of the device is connected to the first information inputs of the multiplexer unit and the first, second adder and information inputs of the first and second registers, to the control inputs of which are connected respectively the input of writing the symbol code or the segment code and the writing input of the rotation angle code of the device, inputs

0 records of the coordinate code X and Y are connected respectively to the first control inputs of the first and second adders, the outputs of which are connected to the inputs of the coordinate converter, the output of which

5 is connected to the address input of the main memory unit, to the first and second control inputs of which the first and second outputs of the control unit are connected, the third output of which

0 is connected to the second control inputs of the first and second adders, the second information inputs of which are connected respectively to the first and second outputs of the block for generating discrete increments, signs and quadrants, the third and fourth outputs of which are connected respectively to the first input of the correction block and to the first input of the block control, the second, third and fourth inputs of which

0 are connected respectively to the inputs of the symbol Symbol, the start and the clock frequency of the device, the output of the first register is connected to the address input of the first block of permanent memory, the control input

5 of which is connected to the first control input of the multiplexer unit and to the fourth output of the control unit, the fifth and sixth outputs of which are connected respectively to the counting input of the counter and

0 to the first input of the block of formation of discrete increments, signs and quadrant, the second input of which is connected to the output of the second register and the first input of the block of formation of the angle and quadrant, the second

The 5 input of which is connected to the output of the multiplexer unit, the second control input of which is connected to the sign input Device symbol, and the second information input to the first output of the first block

0 constant memory, the second output of which is connected to the control output of the device, the first and second address inputs of the second block of permanent memory are connected to the output of the multiplexer unit and to the first output of the unit forming the angle and quadrant, the second output of which is connected to the third input block of formation of discrete increments, characters and quadrant and to the second input of the correction unit, the third and fourth inputs of which are connected respectively to the second output of the control unit and to the output of the third permanent memory unit, the address the first input of which is connected to the first output of the corner forming unit and the quadrant, the first and second outputs of the correction block are connected respectively to the fifth input of the control unit and to the fourth input of the discrete incrementing unit of the characters and quadrant, the fifth input of which is connected to the first output of the fourth block memory, the second output of which is connected to the sixth input of the control unit, the seventh input of which is connected to the first output of the RAM, the second output of which is connected to the information output One device, the output of the counter is connected to the low-order address address of the fourth block of permanent memory, characterized in that, in order to expand the scope of application by processing information specified in the form of increments, it additionally contains a mode switching unit, the eighth, nine The tenth and tenth inputs of the control unit are connected respectively to the input of the vector feature, the input of the device increment sign and to the first output of the mode switching unit, the first, second, third and fourth inputs of which are connected to Respectively with the input of the device symbol, with the first output of the RAM unit, with the second and seventh outputs of the control unit, the second output of the mode switching unit is connected to another control input of the first register and to the control inputs of the third and second permanent memory blocks, the output of which is connected to the inputs of the higher bits of the address of the fourth block of the permanent memory and is combined with the address input of the first block of the permanent memory.

t f ffmS

AND

91 not

Fig. /