SU1734240A1 - Устройство дл приема цифровых сигналов - Google Patents

Abstract

Изобретение относитс  к технике цифровой св зи. Цель - обеспечение возможности приема сигналов, передаваемых с различными скорост ми. Устр-во содержит счетчики 1,4, дешифраторы 2,14, эл-ты ИЛИ 3, 10, ОЗУ 5, эл-ты И 7, 8, 9, регистры 6, 11, 12, триггер 13. Накопление порции информации в регистре 11 и перезапись ее в регистр 12 позвол ет осуществить независимую обработку информации в каждом из них. В ОЗУ 5 накапливаетс  информационна  последовательность дл  каждого канала , длина которой достаточна дл  декодировани  соответствующей ходовой комбинации. 1 ил.

Description

Изобретение относитс  к электросв зи и может быть использовано в приемных устройствах дл  приема и обнаружени  комбинаций двоичных сигналов известного типа при неизвестном моменте прихода.

Известен обнаружитель комбинаций двоичных сигналов, содержащий регистр сдвига информации, многоканальный коммутатор , N элементов И, регистр сдвига стробового импульса, состо щий из М элементов пам ти, п+1 элементов ИЛИ, п+1 дополнительных элементов И, регистр сдвига импульса опроса, состо щий из п элементов пам ти, и счетчик импульсов.

Недостатком этого устройства  вл ютс  большие аппаратурные затраты, громоздкость , а также невозможность приема сигналов при некратных скорост х приема обнаруживаемых комбинаций, принимаемых от N источников информации.

Из известных устройств наиболее близким по технической сущности к предлагаемому  вл етс  обнаружитель комбинаций

двоичных сигналов, содержащий регистр сдвига информации, первый и второй мультиплексоры , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик импульсов, анализатор несовпадений в обнаруживаемом блоке, счетчик длины обнаруживаемого блока, счетчик адреса , блок посто нной пам ти формирователь импульсов, первый элемент И, счетчик количества обнаруживаемых блоков, анализатор обнаруживаемой комбинации, второй элемент И, триггер, анализатор окончани  сообщени , одновибратор и третий элемент И.

Недостатком этого устройства  вл ютс  невозможность обеспечени  приема сигналов , передаваемых с различными скорост ми от N источников информации.

Цель изобретени  - обеспечение возможности приема сигналов, передаваемых на некратных между собой скорост х и принимаемых от N источников информации.

Поставленна i цель достигаетс  тем, что в устройство дл  приема цифровых сигнаСП

с

VI

ICO 4

;ю о

лов введены первый, второй дешифраторы, первый и второй элементы ИЛИ, оперативное запоминающее устройство (ОЗУ), первый регистр и второй регистры сдвига, причем входы первого дешифратора под- ключены к группе выходов первого счетчика , одиночный выход которого подключен к счетному входу второго счетчика, первый и второй выходы первого дешифратора подключены к первым входам первого и второ- го элементов И соответственно и входам первого элемента ИЛИ, выход которого соединен с первым входом ОЗУ, второй вход которого подключен к выходу второго элемента И, а выходы ОЗУ - к группе информа- ционных входов второго регистра, вход управлени  загрузкой которого подключен к первому выходу первого дешифратора, вход синхронизации - к выходу второго элемента ИЛИ, а выходы подключены к инфор- мационным входам ОЗУ и входам второго дешифратора и  вл ютс  информационными выходами устройства, третий выход первого дешифратора подключен к входу управлени  третьего регистра сдвига, ин- формационные входы которого подключены к выходам первого регистра сдвига, а выход последнего разр да подключен к последовательному информационному входу второго регистра и второму логическому входу триггера и  вл етс  первым выходом устройства , первый логический вход триггера подключен к четвертому выходу второго де- ширфатора, входы обнулени  первого и второго счетчиков объединены и  вл ютс  входом устройства, выходы второго счетчика подключены к адресным входам ОЗУ и  вл ютс  адресными выходами устройства, выход третьего элемента И подключен к первому входу второго элемента ИЛИ, вто- рой вход которого подключен к выходу первого элемента И, а вторые входы первого, второго и третьего элементов И объединены между собой и с входами синхронизации триггера и первого и второго регистров сдвига, выход второго дешифратора  вл етс  вторым отдельным выходом устройства. Введение в устройство двух дешифраторов , двух элементов ИЛИ, ОЗУ, двух регистров сдвига позвол ет упростить устройство, т.е. уменьшить аппаратурные средства, затрачиваемые при увеличении количества и номиналов некратных между собой скоростей приема обнаруживаемых комбинаций, принимаемых от N источников информации. В известных устройствах, например по прототипу дл  обнаружени  (декодировани ) комбинаций двоичных сигналов, передаваемых независимо друг от друга во времени от N источников с различными скорост ми, потребуетс  увеличение примерно в N раз таких блоков, как регистры, счетчик, триггер и т.д. В предлагаемом устройстве многократное использование блока ОЗУ, второго регистра сдвига, буферного регистра и дешифраторов при обнаружении комбинации на разных скорост х приема от различных источников информации позвол ет упростить устройство и обеспечить прием сигналов на разных некратных друг другу скорост х.

На чертеже представлена электрическа  функциональна  схема устройства дл  приема цифровых сигналов.

Устройство содержит первый счетчик 1 (временных интервалов), первый дешифратор 2, первый элемент ИЛИ 3, второй счетчик 4 (адресный), оперативное запоминающее устройство (ОЗУ) 5, первый регистр 6, первый, второй и третий элементы И 7, 8, 9, второй элемент ИЛИ 10, второй и третий регистры 11,12 сдвига IK-триггер 13, второй дешифратор 14.

Вход 1 устройства  вл етс  счетным входом счетчика 1, а вход 2 - входом установки в нулевое состо ние счетчиков 1 и 2.

Вход 3 устройства  вл етс  входом синхронизации регистров 6, 12 и триггера 13, основной выход которого соединен с первым входом элемента И 9.

Вход 4 устройства  вл етс  информационным входом регистра 6, входы дешифратора 2 подключены к группе выходов счетчика 1 одиночный выход которого подключен к счетному входу счетчика 4.

Выходы 1 и 2 дешифратора 2 подключены к первым входам элементов И 7, 8 соответственно и к входам элемента ИЛИ 3.

Выход ИЛИ 3 соединен с входом 1 ОЗУ 5, вход 2 которого подключен к выходу элемента И 8, а выходы ОЗУ 5 - к группе информационных входов регистра 11.

Вход управлени  загрузкой регистра 11 подключен к выходу 1 дешифратора 2, вход синхронизации соединен с выходом элемента ИЛИ 10, а выходы подключены к информационным входам ОЗУ 5 и входам дешифратора 14 и  вл ютс  информационными выходами устройства.

Выход 3 дешифратора 2 подключен к входу управлени  регистра 12, информационные входы которого подключены к выходам регистра 6. Выход последнего разр да регистра 12 подключен к одиночному (последовательному ) информационному входу регистра 11 и второму логическому входу триггера 13 и  вл етс  первым выходом устройства .

Первый логический вход триггера 13 подключен к выходу 4 дешифратора 2.

Выходы счетчика 4 подключены к адресным входам ОЗУ 5 и  вл ютс  адресными выходами устройства.

Выход элемента 9 подключен к входу 1 элемента ИЛИ 10, второй вход которого подключен к выходу элемента И 7.

Вторые входы элементов И 7,8,9 объединены между собой и с входами синхронизации триггера 13 и регистров 6 и 12.

Выход дешифратора 14  вл етс  вторым отдельным выходом устройства.

На первый вход устройства поступает непрерывно последовательность тактовых импульсов Т 1 с частотой 2048 кГц; На второй вход - импульсы цикловой частоты 8 кГц, на третий вход - пбследовательность тактовых импульсов Т 2, идентичных последовательности Т 1, но сдвинутых по времени относительно друг друга и не перемежающихс  между собой.

На четвертый вход устройства поступает информационна . последовательность группового тракта.

По приходу импульса цикловой частоты (длительность которого равна длительности тактового импульса) на вход 2 устройства, а значит и на входы установки в нулевое состо ние первого и второго счетчиков 1 и 4, последние обнул ютс .

Под действием тактовых импульсов, поступающих на счетный вход первого счетчика 1, последний циклически отсчитывает 16 временных интервалов, каждый из которых равен периоду частоты 2048 кГц. Второй счетчик 4 после прихода каждого шестнадцатого импульса с выхода первого счетчика 1 формирует двоичный код адреса временного канала (ВК).

В течение каждого В К на выходах первого дешифратора 2 циклически формируютс  соответствующие сигналы: на выходе

1- первый по счету временной интервал, на выходе 4 - восьмой, на выходе 2 - дес тый, и на выходе 3 - шестнадцатый (последний).

Одновременно и синхронно с поступлением тактовых последовательностей Т 1 и Т

2на информационный вход первого регистра 6 поступает информационна  последовательность .

После записи информации в первый регистр 6 по переднему фронту тактовых им- пульсов Т 2 она переписываетс  в параллельном виде в третий регистр 12. Перезапись осуществл етс  по заднему фронту импульса Т 2 при одновременном наличии сигнала с выхода 3 первого дешифратора 2 на управл ющем входе третьего регистра 12.

Из третьего регистра 12 информаци , записанна  ранее, выдаетс  по заднему фронту импульсов Т 2 на последовательный информационный вход второго регистра 11

и второй вход триггера 13.

При по влении на выход 2 триггера 13 флажка, который всегда представлен битом логическа  единица, триггер 13 переключаетс  по заднему фронту импульса Т 2

0 в единичное состо ние, разреша  таким образом прохождение импульсов Т 2 через третий элемент И 9. Эти импульсы поступают через второй элемент ИЛИ 10 на вход синхронизации второго регистра 11. По пе5 реднему фронту этих импульсов осуществл етс  запись порции информации во второй регистр 11, котора  поступает последовательно в след за флажком.

Значени  бит в информационной после0 довательности ВК соответствуют значени м бит в соответствующем интервале времени в дискретном канале св зи, а распределение и количество бит в данном ВК зависит от скорости приема информации, т.е., на5 пример, при одной скорости (2,4 к бит/с) поступлени  информации будет приниматьс  и записыватьс  в регистр 6 (в течение одного из В К) флажок и один бит информации , а при другой скорости (48 к бит/с)

0 флажок и семь битов информации.

До момента поступлени  информации во второй регистр 11 в него переписываетс  порци  информации (дл  данного ВК), хран ща с  в блоке 5. Это осуществл етс  с

5 помощью сигнала, формируемого на выходе 1 первого дешифратора 2. Этот сигнал поступает на управл ющий вход второго регистра 11 и через первый элемент ИЛИ 3 на первый вход блока 5 дл  выбора кристалла

0 и на первый вход первого элемента И 7. При

совпадении этого сигнала с импульсом Т 2 с

выхода первого элемента И 7 через второй

элемент ИЛИ 10 на вход синхронизации

второго регистра 11 поступает импульс Т 2,

5 по переднему фронту которого осуществл етс  запись информации из блока 5. При этом адресаци  в блоке 5, т.е. выбор информации соответствующего В К производитс  с помощью второго счетчика 4.

0 Теперь к информации, переписанной из блока 5 во второй регистр 11, добав тс  порции информации, поступившей из третьего регистра 12, только что прин той по входу 4 устройства через первый регистр 6.

5 Ограничение порции информации, передаваемой из третьего регистра 12 во второй регистр 11, осуществл етс  триггером 13 по приходу на его первый вход сигнала, сформированного с выхода 4 первого дешифратора 2. При по влении этого сигнала

и при поступлении импульса Т 2 (по его заднему фронту) триггер 13 переключаетс  в нулевое состо ние. Запись в последовательном коде информации во второй регистр 6 в данном ВК прекращаетс .

Затем информаци , содержаща с  во втором регистре 11 дл  данного ВК, переписываетс  в блок 5. Это производитс  с помощью сигнала, сформированного с выхода 2 первого дешифратора 2 на первый вход второго элемента И 8 и через первый элемент ИЛИ 3 на первый вход блока 5. При совпадении импульса Т 2 с этим сигналом во втором элементе И 8 с его выхода на второй вход блока 5 выдаетс  сигнал дл  записи информации.

После этого при по влении импульса с выхода 3 первого дешифратора 2 снова осуществл етс  перезапись накопленной в первом регистре 6 информации в третий регистр 12, но теперь другого следующего ВК

Claims (1)

1. Формула изобретени 

   Устройство дл  приема цифровых сигналов , содержащее последовательно соеди- ненные первый счетчик, первый дешифратор и первый элемент И а также второй элемент И, второй счетчик, первый регистр и последовательно соединенные триггер и третий элемент И. причем входы сброса первого и второго счетчика объединены , отличающеес  тем, что, с целью обеспечени  возможности приема сигналов , передаваемых с различными скорост ми , в него введены второй дешифратор, первый и второй элемент ИЛИ, второй и третий регистр и блок пам ти первый вход

   которого соединен с выходом первого элемента ИЛИ, первый и второй вход которого соединен соответственно с первым и вторым выходом первого дешифратора, третий и четвертый выход которого соединен соот- ветсгвенно с первым входом третьего регистра и первым входом триггера, второй вход которого соединен с выходом третьего регистра и первым входом второго регистра, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента И, третьи входы второго регистра соединены с выходами блока пам ги, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с вторым выходом первого дешифратора, четвертый вход второго регистра соединен с первым входом первого элемента И, второй вход которого соединен с вторым входом второго и третьего элемента И, третьим входом триггера , вторым входом третьего регистра и тактовым входом первою регистра, информационный вход которого  вл етс  информационным входом устройства дл  приема цифровых сигналов, выходы первого регист- ра соединены с третьими входами третьего регистра, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, второй выход первого счегчика соединен с вторым входом второго счетчика, выходы которого соединены с выходами второго регистра и входами второго дешифратора , а счетный вход первого счетчика и тактовый вход первого регистра  вл ютс  тактовыми входами устройства дл  приема цифровых сигналов