SU1732331A1 - Устройство дл контрол экспоненциальных процессов - Google Patents

Abstract

Изобретение относитс  к вычислительной и контрольно-измерительной технике и может быть использовано дл  контрол  экспоненциальных переходных процессов в различных технологических объектах, например энергоблоках электростанций. Целью изобретени   вл етс  упрощение устройства . Устройство дл  контрол  экспоненциальных процессов содержит три пороговых элемента, преобразователь аналог-длительность импульса, три генератора одиночных импульсов, три триггера, два регистра сдвига, сумматор-вычитатель, элемент ИЛИ-НЕ, делитель частоты, счетчик, блок индикации, восемь элементов И, п ть элементов ИЛИ, три элемента индикации и блок синхронизации. Устройство во врем  переходного экспоненциального процесса определ ет установившеес  значение параметра объекта и вы вл ет случаи превышени  им аварийного уровн  до окончани  переходного процесса. 3 ил. сл с

Description

Изобретение относитс  к вычислительной и контрольно-измерительной технике и может быть использовано дл  контрол  экспоненциальных переходных процессов в различных технологических объектах, например , энергоблоках электростанций.

Известно устройство дл  допускового контрол  параметров объектов, содержащее три преобразовател  аналог-длительность импульса, блок сравнени , блок индикации, блок синхронизации, блок уставок , распределитель импульсов, сумматор, регистр сдвига, два триггера, два элемента ИЛИ, четыре элементе И и элемент НЕ,

Недостатком этого устройства  вл етс  низкое быстродействие контрол  установившихс  значений возрастающих экспоненциальных процессов, так как контроль

осуществл етс  после завершени  переходного процесса.

Известно также устройство дл  контрол  экспоненциальных процессов, содержащее регистр сдвига, сумматор, блок управлени , два пороговых элемента, два генератора одиночных импульсов, три триггера , три элемента И, элемент ИЛИ-НЕ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента задержки.

Недостатком этого устройства  вл етс  ограничение его функциональных возможностей контролем только затухающих экспоненциальных процессов и отсутствие средств контрол  возрастающих экспоненциальных процессов.

Наиболее близким техническим решением к изобретению  вл етс  устройство

VI

U) hO СО CJ

дл  контрол  экспоненциальных процессов , содержащее три пороговых элемента, преобразователь аналог-длительность импульса , три генератора одиночных импульсов , три триггера, два регистра сдвига, два сумматора-вычитател , делитель частоты, счетчик, блок индикации, восемь элементов И, п ть элементов ИЛИ, элемент задержки, три элемента индикации и блок синхронизации .

Недостатком этого устройства  вл етс  относительна  сложность его реализации.

Цель изобретени  - упрощение устройства .

Поставленна  цель достигаетс  тем, что устройство дл  контрол  экспоненциальных процессов, содержащее преобразователь аналог-длительность импульса, с первого по третий генераторы одиночных импульсов, с первого по третий триггеры, первый и вто- рой регистры сдвига, сумматор-вычитатель, делитель частоты, счетчик, блок индикации, с первого по восьмой элементы И, с первого по п тый элементы ИЛИ, с первого по третий элементы индикации, блок синхрониза- ции и с первого по третий пороговые элементы, входы опорных напр жений которых  вл ютс  с первого по третий входами задани  порогов устройства, информационные входы с первого по тре- тий пороговых элементов соединены с входом преобразовател  аналог-длительность импульса и подключены к информационному входу устройства, выходы с первого по третий пороговых элементов соединены со- ответственно с входами запуска с первого по третий генераторов одиночного импульса , тактовые входы которых соединены с управл емым выходом синхронизации блока синхронизации, выход первого генерато- ра одиночного импульса соединен с первым входом первого элемента ИЛИ, и входом установки первого триггера, выход которого соединен с входом первого индикатора и первыми входами шестого и седьмого эле- ментов И, выход второго генератора одиночного импульса соединен с входом установки второго триггера, пр мой выход которого соединен с входом второго индикатора и первым входом второго элемента И, инверсный выход второго триггера соединен с вторым входом шестого элемента И, а вход сброса - с входом сброса первого триггерам выходом третьего элемента ИЛИ, первый вход которого соединен с выходом третьего генератора одиночного импульса и входом установки третьего триггера, пр мой выход которого соединен с входом третьего индикатора и первым входом восьмого элемента И, выход которого соединен

со счетным входом счетчика,-выходы которого соединены с входами блока индикации, а вход установки - с выходом сброса блока синхронизации, входом блокировки первого регистра сдвига, входом установки делител  частоты, вторым входом третьего элемента ИЛИ, первым входом четвертого элемента ИЛИ, выход которого соединен с входом сброса третьего триггера, синхров- ходы первого и второго регистров сдвига соединены с выходом синхронизации блока синхронизации, первый информационный вход первого регистра сдвига соединен с общей шиной, выход второго регистра сдвига соединен с первым суммирующим входом сумматора-вычитател , второй суммирующий вход которого соединен с выходом второго элемента ИЛИ, а выход переноса соединен с первым входом третьего элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, второй вход восьмого элемента И соединен с выходом синхронизации частотой f/2n блок синхронизации (где п - количество разр дов первого и второго регистров сдвига) и вторым входом седьмого элемента И, выход преобразовател  аналог - длительность импульса соединен с первым входом п того элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход синхронизации частотой f/2n соединен с вторым входом второго элемента И и третьим входом седьмого элемента И, выход которого соединен с информационным входом делител  частоты, выход п того элемента 1ЛИ соединен с входом режима суммировани  сумматора-вычитател , второй вход третьего элемента И соединен с выходом синхронизации частотой f/n блока синхронизации, выход делител  частоты соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом запуска преобразовател  аналог-длительность импульса, оно содержит элемент ИЛИ-НЕ первый, второй входы и выход которого соединен соответственно с выходом п того элемента ИЛИ, вторым входом третьего элемента И, входом режима вычитани  сумматора-вычитател , выход которого соединен с информационным входом первого регистра сдвига, выход которого соединен с информационным входом второго регистра сдвига, первым входом четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, а второй вход - с управл ющим входом блокировки второго регистра сдвига, пр мым выходом третьего триггера и первым входом п того элемента ИЛИ, второй и третий входы которого соединены с выходами соответственно второго

и первого элементов И, первый и второй входы первого элемента И соединены соответственно с выходом шестого элемента И и выходом синхронизации частотой f/2n блока синхронизации, соединенным с вторым входом п того элемента И, третий вход которого соединен с вторым входом восьмого элемента И, третий вход второго элемента ИЛИ соединен с выходом делител  частоты.

На фиг.1 изображена Структурна  схема устройства дл  контрол  экспоненциальных процессов; на фиг.2 - структурна  схема блока синхронизации; на фиг.З - временна  диаграмма контролируемого экспоненциального процесса.

Устройство дл  контрол  экспоненциальных процессов содержит пороговые элементы 1-3, преобразователь 4 аналог-длительность импульса, генераторы 5-7 одиночных импульсов, триггеры 8-10, регистры 11 и 12 сдвига, сумматор-вычита- тель 13, элемент ИЛИ-НЕ 14, делитель 15 частоты, счетчик 16, блок 17 индикации, элементы И 18-25, элементы ИЛИ 26-30, элементы 31-33 индикации, блок 34 синхронизации, информационный вход 35 устройства, входы 36-38 задани  порогов устройства. Блок 34 синхронизации содержит генератор 39 импульсов, делитель 40 частоты, элемент 41 задержки, элемент НЕ 42, ключи 43 и 44, выходы 45-51.

Устройство дл  контрол  экспоненциальных процессов работает следующим образом .

В исходном состо нии ключом 44 блока 34 синхронизации подключают выход элемента НЕ 42, на котором действует единичный сигнал, к входам установки делител  15 частоты и счетчика 16, входу блокировки регистра 11 сдвига и через элементы ИЛИ 28 и 29 - к входам сброса триггеров 8-10. Под действием единичного сигнала триггеры 8-10, делитель 15 частоты и счетчик 16 устанавливаютс  в исходное нулевое состо ние . Регистры 11 и 12 сдвига устанавливаютс  в нулевое состо ние под действием тактовых импульсов блока 34 синхронизации , так как на входе блокировки регистра 11 сдвига действует нулевой сигнал, а нулевое содержимое регистра 11 сдвига под действием импульсов поступает по информационному входу в регистр 12 сдвига . В исходном состо нии на выходе ключа 43 блока 34 синхронизации действует нулевой сигнал, который, поступа  на тактовые входы генераторов 5-7 одиночных импульсов , блокирует их работу.

Генератор 39 импульсов блока 34 синхронизации формирует последовательность

тактовых импульсов частоты f, из которых делитель 40 частоты на выходе переноса предпоследнего разр да формирует последовательность импульсов частоты f/n, где п

- количество разр дов регистров 11 и 12 сдвига. Делитель 40 частоты на инверсном и пр мом выходах последнего разр да формируют две последовательности импульсов частоты f/2n, импульсы в которых действуют в противофазе и имеют длительность n/f, т.е. им.пульс одной последовательности действует в паузе другой последовательности. Из последовательности импульсов, действующей на выходе переноса предпоследнего

разр да делител  40 частоты, элемент 41 задержки на такт блока 34 синхронизации формирует последовательность импульсов частоты f/n, синхронизирующих моменты считывани  младшего (первого) разр да

двоичного кода из регистров 11 и 12 сдвига. Последовательность импульсов на выходе переноса предпоследнего разр да целител  40 частоты синхронизирует моменты считывани  старшего (n-го) разр да двоичного кода из

регистров 11 и 12 сдвига. Период следовани  последовательности импульсов на выходе переноса последнего разр да делител  40 частоты , равный 2n/f, определ ет один цикл вычислений в регистрах 11 и 12 сдвига, обьединенных в один регистр на 2п разр дов.

В режиме контрол  переходного процесса , описываемого экспоненциальной функцией, входы 36-38 устройства подключают к выходам источников опорных напр жений с уровн ми опорных напр жений соответственно Ui, U2 и Уз, причем 0 Ui U2 U3nU2-Ui U3-U2fanr.3). Значени  Ui, U2 и Уз выбирают в допустимой области изменени  контролируемого процесса U(t).

Ключом 43 блока 34 синхронизации подключают выход переноса последнего разр да делител  40 частоты блока 34 синхронизации к тактовым входам генераторов 5-7 одиночных импульсов. На выходе ключа 44 в

режиме контрол  действует нулевой сигнал. На информационный вход 35 устройства подаетс  аналоговый сигнал U(t) контро- лируемого переходного процесса, измен ющегос  по экспоненциальному закону U Um(1 - е ), где Um - неизвестное установившеес  значение экспоненциального переходного процесса (фиг.З); а- показатель экспоненциальной функции, величина которого неизвестна во врем  контрол ; t - врем  от начала переходного процесса . Устройство решает задачу контрол , не дожида сь окончани  переходного процесса , за счет прогнозировани  установившегос  значени  переходного процесса и

определени  факта перехода установившимс  значением допустимого уровн .

В исходном состо нии на выходе пороговых элементов 1-3 действуют нулевые сигналы. Как только входное напр жение, действующее на информационном входе 35 устройства, достигнет уровн  опорного напр жени  Ui, на выходе порогового элемента 1 формируетс  единичный сигнал, запускающий гепнератор 5 одиночных импульсов , который выдел ет одиночный импульс из последовательности импульсов выхода переноса последнего разр да делител  40 частоты блока 34 синхронизации. Одиночный импульс, формируемый генератором 5 одиночных импульсов, устанавливает триггер 8 в единичное состо ние и через элемент ИЛИ 27 запускает преобразователь 4 аналог-длительность импульса. Единичный сигнал пр мого выхода триггера 8 приводит к срабатыванию элемента 31 индикации, снимает блокировку элемента И 22 и формирует единичный сигнал на выходе элемента И 24, снимающий блокировку элемента И 18.

Условимс  называть врем  действи  импульсов на инверсном и пр мом выходах последнего разр да делител  40 частоты блока 34 синхронизации соответственно первой и второй фазой. Тогда элемент И 22 открываетс  во врем  первой фазы и пропускает на вход делител  15 частоты последовательность импульсов, формируемую элементом 41 задержки на такт блока 34 синхронизации. Во врем  второй фазы открываетс  элемент И 23,через который последовательность импульсов выхода элемента 41 задержки блока 34 синхронизации проходит на информационный вход сумматора-вычитател  13. После запуска преобразователь 4 аналог-длительность импульса формирует импульс, длительность которого пропорциональна аналоговому сигналу, действующему на информационном входе 35 устройства. На выходе элемента И 23, управл емого выходным сигналом преобразовател  4 аналог-длительность импульсов , формируетс  пачка импульсов, количество которых пропорционально входному аналоговому сигналу.

Последовательность импульсов второй фазы с пр мого выхода последнего разр да делител  40 частоты блока 34 синхронизации через элементы И 18, ИЛИ 30 поступает на вход режима суммировани  сумматора- вычитател  13. При нулевом сигнале на пр мом выходе триггера 10 п-разр дные регистры 11 и 12 сдвига объедин ютс  в 2п-разр дный регистр, в цепи циркул ции которого включен сумматор-вычитатель 13,

который во врем  второй фазы действует в режиме суммировани . Первый импульс пачки, действующей на информационном входе сумматора-вычитател  13, формирует

на его выходе импульс результата, который под действием тактовых импульсов генератора 39 импульсов блока 34 синхронизации записываетс  в регистр 11 сдвига и спуст  п тактов поступает в регистр 12 сдвига. Спу0 ст  2п тактов первый импульс пачки сдвигаетс  под действием тактовых импульсов с выхода регистра 12 сдвига на первый информационный вход сумматора-вычитател  13, на втором входе которого в этот момент

5 времени действует второй импульс пачки. На выходе сумматора-вычитател  13 формируетс  последовательный двоичный код 00...010 результата, который, начина  с младшего разр да, записываетс  в регистр

0 11 сдвига и через 2п тактов сдвигаетс  под действием тактовых импульсов с выхода регистра 12 сдвига на первый информационный вход сумматора-вычитател  13. Если на информационный вход сумматора-вычита5 тел  13 поступила пачка из К импульсов, то спуст  2 Кп тактов в регистре 11 сдвига формируетс  n-разр дный двоичный код, значение которого равно К.

После окончани  импульса на выходе

0 преобразовател  4 аналог-длительность импульса двоичный код, пропорциональный входному аналоговому сигналу, действовавшему на информационном входе 35 устройства , запоминаетс  динамическим способом

5 путем циркул ции его под действием тактовых импульсов с выхода регистра 12 сдвига через сумматор-вычитатель 13 на информационный вход регистра 11 сдвига.

В дальнейшем устройство работает ана0 логично до момента по влени  импульса на выходе делител  15 частоты, коэффициент делени  которого выбираетс  так, чтобы период следовани  выходных импульсов делител  15 частоты был больше длительности

5 выходного импульса преобразовател  4 аналог-длительность импульса дл  максимально возможного уровн  напр жени  на информационном входе 35 устройства. Поэтому импульс на выходе делител  15 частоты

0 формируетс  после окончани  действи  импульса на выходе преобразовател  4 аналог- длительность импульса. Выходной импульс делител  15 частоты вновь запускает преобразователь 4 аналог-длительность импуль5 са, который формирует импульс длительностью, пропорциональной текущему значению напр жени  на информационном входе 35 устройства.

На выходе элемента И 23 формируетс  нова  пачка импульсов, количество которых

пропорционально текущему значению входного аналогового сигнала. По каждому импульсу новой пачки сумматор-вычитатель 13 за врем  2п тактов увеличивает двоичный код, хран щийс  в регистрах 11 и 12 сдвига, на единицу младшего разр да. Таким образом , в регистрах 11 и 12 сдвига накапливаетс  n-разр дный двоичный код, значение которого пропорционально интегралу от аналогового сигнала возрастающей экспоненциальной функции, действующей на информационном входе 35 устройства с момента срабатывани  порогового элемента 1. Этот двоичный код формируетс  сум- матором-вычитателем 13 в режиме суммировани  во врем  действи  вторых фаз. Сумматор-вычитатель 13 во врем  действи  первых фаз переключаетс  в режим вычитател , так как во врем  первых фаз элементы И 18 и 19 закрыты и на выходе элемента ИЛИ 30 действует нулевой сигнал, формирующий на выходе элемента ИЛИ-НЕ 14 единичный сигнал.

Сумматор-вычитатель 13, работающий в режиме вычитани  во врем  первых фаз, формирует в регистрах 11 и 12 сдвига п-раз- р дный дополнительный двоичный код, значение которого пропорционально времени с момента срабатывани  порогового элемента 1. Действительно, первый выходной импульс делител  15 частоты, действующий через элемент ИЛИ 26, во врем  первой фазы вычитаетс  сумматором-вычитателем 13 из начального нулевого кода регистра 12 сдвига, сдвигаемого под действием тактовых импульсов блока 34 синхронизации. На выходе сумматора-вычитател  13 за п тактов первой фазы формируетс  дополнительный двоичный код 11...111 величины 2 - 1, который под действием тактовых импульсов блока 34 синхронизации записываетс , начина  с младшего разр да, в регистр 11 сдвига и спуст  2п тактов вновь сдвигаетс  с выхода регистра 12 сдвига на информационный вход сумматора-вычитател  13.

В дальнейшем устройство работает аналогичным образом, спуст  врем 

S -nf m , где m - коэффициент делени  делител  15 частоты, в регистрах 11 и 12 сдвига формируетс  n-разр дный дополнительный код 2П - S, где величина S пропорциональна времени работы устройства с момента срабатывани  порогового элемента 1. Так как в 2п-разр дном регистре , образованном последовательным соединением двух n-разр дных регистров 11 и 12 сдвига, формируютс  два п-разр дных кода (дополнительный код времени во врем  первой фазы и пр мой код интеграла от

аналогового сигнала во врем  второй фазы), то с целью независимого формировани  этих кодов сигнал переноса предпоследнего разр да делител  40 частоты блока 34

синхронизации через элемент ИЛИ-НЕ 14 формирует нулевой сигнал на входе режима вычитани  сумматора-вычитател  13, блокиру  этим сигнал займа из n-го разр да дополнительного кода времени в первый

0 разр д двоичного кода интеграла от аналогового сигнала.

В дальнейшем устройство работает аналогично до тех пор, пока не сработает поро- говый элемент 2 при достижении

5 напр жени  на информационном входе 35 уровн  опорного напр жени  U2. В этом случае на выходе порогового элемента 2 формируетс  единичный сигнал, запускающий генератор 6 одиночных импульсов, вы0 ходной импульс которого устанавливает триггер 9 в единичное состо ние. Нулевой сигнал инверсного выхода триггера 9 блокирует элемент И 24, нулевой сигнал на выходе которого закрывает элемент И 18.

5 Единичный сигнал пр мого выхода триггера 9 приводит к срабатыванию элемента 32 индикации и снимает блокировку элемента И 19, на выход которого начинает поступать последовательность импульсов первой фа0 зы, формируема  на инверсном выходе последнего разр да делител  частоты 40 блока синхронизации. Последовательность импульсов первой фазы с выхода элемента И 19 поступает через элемент ИЛИ 30 на вход

5 режима суммировани  сумматора-вычитател  13, который переходит в режим суммировани  во врем  первой фазы и в режим вычитани  - во врем  второй фазы. Во врем  второй фазы элементы И 18 и 19 закрыты

0 и на выходе элемента ИЛИ 30 действует нулевой сигнал, который формирует через элемент ИЛИ-НЕ 14 единичный сигнал на входе режима вычитани  сумматора-вычитател  13.

5 К моменту срабатывани  порогового элемента 2 в регистрах 11 и 12 сдвига сформированы: дополнительный код 2n - Si, где Si - величина, пропорциональна  интервалу времени ta -11 Si 2 nm/f, и двоичный

0 код, пропорциональный интегралу от входного напр жени , действующего на информационном входе 35 устройства на интервале времени t2 - ti, где ti и ta - моменты времени срабатывани  соответственно

5 порогов Ui и U2.

После срабатывани  порогового элемента 2 сумматор-вычитатель 13 во врем  первой фазы осуществл ет суммирование последовательности импульсов, действующих на выходе делител  15 частоты, с дополнительным кодом 2n - Si, сдвигаемым под действием тактовых импульсов с выхода регистра 12 сдвига. Во врем  второй фазы сумматор-вычитатель 13 выполн ет вычитание из двоичного кода, пропорционального 5 интегралу от аналогового сигнала, поступающего под действием тактовых импульсов с выхода регистра 12 сдвига, пачки импульсов , действующей на выходе элемента И 23 и формируемой под действием выходных 10 импульсов преобразовател  4 аналог-длительность импульса. Таким образом, каждый импульс выхода делител  15 частоты увеличивает на единицу младшего разр да дополнительный код2п-$1 во врем  первой 15 фазы, а во врем  второй фазы по каждому импульсу пачки на выходе элемента И 23 двоичный код, пропорциональный интегралу от аналогового сигнала на интервале t2 - ti, уменьшаетс  на единицу младшего раз- 20 р да.

В дальнейшем устройство работает аналогично до тех пор, пока уровень входного напр жени  не достигнет уровн  опорного напр жени  из. В этом случае срабатывает 25 пороговый элемент 3, выходной сигнал которого запускает генератор 7 одиночных импульсов. Выходной импульс генератора 4 одиночных импульсов устанавливает триггер 10 в единичное состо ние и через эле- 30 мент ИЛИ 28 сбрасывает триггеры 8 и 9 в нулевое состо ние. К моменту ta срабатывани  порогового элемента 3 в регистрах 11 и 12 сдвига во врем  первой фазы сформировалс  n-разр дный двоичный код, величина 35 которого пропорциональна разности интервалов времени (ta - ta) - (t2 - ti) (82 - Si)/ 2nm/f, где S2 величина пропорциональна  интервалу времени ts -12 82 2nm/f. Этот двоичный код представл ет положительную 40 величину, так как при уровн х опорных напр жений U3-U2 U2-Ui дл  возрастающей экспоненциальной функции всегда (т.з-12) (t2- - ti). Кроме этого двоичного кода в регистрах 11 и 12 сдвига во врем  второй фазы к мо- 45 менту времени ts сформировалс  п-разр д- ный дополнительный код разности интегралов от возрастающей экспоненциальной функции на интервалах времени ti -12 и t3 -12, так как при уровн х опорных напр же- 50 ний Уз- U2 U2 - U1 интеграл от возрастающей экспоненциальной функции на интервале ts - t2 всегда больше интеграла на интервале t2 - ti (фиг.З).

Установка триггеров 8 и 9 в нулевое 55 состо ние обеспечивает блокировку элементов И 18, 19, 22 и 24. После блокировки элемента И 22 прекращаетс  поступление импульсов на информационный вход делител  15 частоты и прекращаетс  формирование импульсов запуска преобразовател  4 аналог-длительность импульса, нулевой сигнал на выходе которого блокирует элемент И 23. Единичный сигнал пр мого выхода триггера 10, сформированный при достижении момента времени ts, приводит к срабатыванию элемента 33 индикации, снимает блокировку элементов И 21 и 25 и через элемент ИЛИ 30 переключает сумматор-вычитатель 13 в режим суммировани . Поступление единичного сигнала пр мого выхода триггера 10 на вход блокировки регистра 12 сдвига приводит к блокировке его информационного входа и к подключению выхода регистра 12 сдвига к его информационному входу. К этому моменту времени в регистре 12 сдвига содержитс  n-разр дный двоичный код, величина S2 - Si которого пропорциональна разности интервалов времени (ts- -12) - (t2 - ti). Двоичный код величины $2 - Si под действием тактовых импульсов, вырабатываемых генератором 39 импульсов блока 34 синхронизации, циркулирует по цепи рециркул ции с выхода регистра 12 сдвига на его информационный вход. Этим обеспечиваетс  динамическое хранение двоичного кода величины $2 - Si, который каждые п тактов последовательно во времени поступает на первый информационный вход сум- матора-вычитател  13, на второй информационный вход которого через элементы И 21 и ИЛИ 26 поступает п-разр д- ный дополнительный код разности интегралов от экспоненциальной функции, сдвигаемый под действием тактовых импульсов блока 34 синхронизации с выхода регистра 11 сдвига.

Каждые п тактов сумматор-вычитатель 13, работающий в режиме суммировани , к дополнительному коду, сдвигаемому с выхода регистра 11 сдвига, прибавл ет двоичный код величины $2 - Si, поступающий под действием тактовых импульсов с выхода регистра 12 сдвига. Результат суммировани  с выхода сумматора-вычитател  13 записываетс  под действием тактовых импульсов блока 34 синхронизации в регистр 11 сдвига . Таким образом устройство работает до тех пор, пока на выходе переноса сумматора-вычитател  13 не по витс  сигнал переноса из п-го разр да, который открывает элемент И 20. Импульс, действующий на выходе переноса предпоследнего разр да делител  40 частоты блока 34 синхронизации , проходит через элементы И 20 и ИЛИ 29 и устанавливает триггер 10 в нулевое состо ние. В период времени, когда триггер 10 находилс  в единичном состо нии, счетчик 16 осуществл л счет количества импульсов , поступающих на его счетный вход через

элемент И 25 с выхода элемента 41 задержки блока 34 синхронизации. После установки триггера 10 в нулевое состо ние элемент И 25 блокируетс  нулевым сигналом пр мого выхода триггера 10, а в счетчике 16 фиксируетс  величина Um прогнозируемого установившегос  значени  возрастающего экспоненциального процесса, котора  предъ вл етс  в дес тичном виде с помощью блока 17 индикации. Емкость счетчика 16 выбираетс  равной предельно допустимой величине установившегос  значени  параметров U(t) объекта (электрического , теплового и т.д.), который в эксплуатационных режимах измен етс  по экспоненциальному закону, например, вследствие наброса нагрузки или воздействи  возмущени .

В случае опасности достижени  в процессе окончани  переходного процесса установившегос  значени  параметра объекта превышающего предельно допустимое значение счетчик 16 переполн етс . Сигнал переполнени  счетчика 16 индицируетс  блоком 17 индикации, а также может использоватьс  дл  формировани  сигнала тревоги или автоматического включени  системы обеспечени  безопасности объекта. Таким образом, предлагаемое устройство еще до завершени  переходного процесса, измен ющего по закону возрастающей экспоненциальной функции,предъ вл ет человеку оператору прогнозируемую величину Um установившегос  значени  переходного процесса и определ ет возможность превышени  аварийных уровней параметров различных технологических объектов, не дожида сь окончани  переходного процесса .

Покажем возможность определени  установившегос  значени  возрастающей

экспоненциальной функции U Um 1 - е 8

0)

i

с.

по алгоритму, реализуемому предлагаемым устройством.

Проинтегрируем выражение (1) на интервале времени t2. ti и тз,

t4

Iwt.JVt.l-rie- -e- l- (2)

J (t}-t2l-(e- -e-«M ( Ъ)

В моменты времени ti, t2 и тз экспоненциальна  функци  (1) принимает соответственно значени 

Ui Um 1-e at1 ;(4)

U2-Um 1-e- (5)

U3 at3.(6)

На основании дем, что

выражений (4)-(6) найU2-Ui Um e-a{1 -e at2 ;(7)

U3-U2 Um e-at2 -e-af3. (8) Если прин ть, что U2 - Ui Us - U2, то из выражений (7) и (8) следует

Um - Um e- at20

0

5

0

5

0

e-at3.

(9)

Вычтем из выражени  (3) выражение (2) с учетом соотношени  (9), тогда получим

Um (ts -12) - (t2 - ti) - / Udt - 1 Udt . (10)

t2ti

5 Разобьем интервалы времени ti, 12 и t3,-t2 на части с одинаковым шагом At и заменим интегралы в выражении (10) приближенными значени ми по методу пр моугольников . Тогда получим 0S7s1

t-Si At X U, At- X Uj

At,(11)

где Si и $2 - количество отрезков разбис ени  соответственно на интервалах t2, ti и

ts, te. Выражение (11) можно представить в

виде

UmS2S1

I (S2-S1) E Ui- S Uj.(12)

1i 1j 1

Соотношение (12) определ ем алгоритм вычислени  установившегос  значени  Um. Необходимо просуммировать Um раз величину ($2 - Si) до тех пор, пока не будет удовлетвор тьс  условие (12), В предлагаемом устройстве права  часть выражени  (12) вычисл етс  в дополнительном коде, поэтому вместо (12) имеем

S2S 1U m

Ui-2 + 2 (S2-Si) 2n.(13)

i 1 j 11

Claims (1)

1. Из выражени  (13) следует, что многократное суммирование величины (82 - Si) с дополнительным кодом разности интегралов в фигурных скобках дает сигнал переноса из n-го разр да при достижении услови  (12), когда количество циклов суммировани  равно искомой величине Um. В устройстве количество циклов суммировани , равное величине Um, подсчитываетс  в счетчике 16. Формула изобретени  Устройство дл  контрол  экспоненциальных процессов, содержащее преобразователь аналог-длительность импульса, с первого по третий генераторы одиночных 5 импульсов, с первого по третий триггеры, первый и второй регистры сдвига, сумма- тор-вычитатель, делитель частоты, счетчик, блок индикации, с первого по восьмой элементы И, с первого по п тый элементы ИЛИ, с первого по третий элементы индикации.

   блок синхронизации и с первого по третий пороговые элементы, входы опорных напр жений которых  вл ютс  с первого по третий входами задани  порогов устройства, информационные входы с первого по третий пороговых элементов соединены с входом преобразовател  аналог-длительность импульса и подключены к информационному входу устройства, выходы с первого по третий пороговых элементов соединены соответственно с входами запуска с первого по третий генераторов одиночного импульса , тактовые входы которых соединены с управл емым выходом синхронизации блока синхронизации, выход первого генератора одиночного импульса соединен с первым входом первого элемента ИЛИ и входом установки первого триггера, выход которого соединен с входом первого индикатора и первыми входами шестого и седьмого элементов И, выход второго генератора одиночного импульса соединен с входом установки второго триггера, пр мой выход которого соединен с входом второго индикатора и первым входом второго элемента И, инверсный выход второго триггера соединен с вторым входом шестого элемента И, а вход сброса - с входом сброса первого триггера и выходом третьего элемента ИЛИ, первый вход которого соединен с выходом третьего генератора одиночного импульса и входом установки третьего триггера, пр мой выход которого соединен с входом третьего индикатора и первым входом восьмого элемента И, выход которого соединен с счетным входом счетчика, выходы которого соединены с входами блока индикации, а вход установки - с выходом сброса блока синхронизации, входом блокировки первого регистра сдвига, входом установки делител  частоты, вторым входом третьего элемента ИЛИ, первым входом четвертого элемента ИЛИ, выход которого соединен с входом сброса третьего триггера, синхров- ход первого и второго регистров сдвига соединены с выходом синхронизации блока синхронизации, первый информационный вход первого регистра сдвига соединен с общей шиной, выход второго регистра сдвига соединен с первым суммирующим входом сумматора-еычитател , второй суммирующий вход которого соединен с выходом второго элемента ИЛИ, а выход переноса соединен с первым входом третьего элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, второй вход восьмого элемента И соединен с

   выходом синхронизации частотой f/2n блока синхронизации (где п - количество разр дов первого и второго регистров сдвига) и вторым входом седьмого элемента И, выход преобразовател  аналог-длительность импульса соединен с первым входом п того элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход синхронизации частотой f/2n соединен с вторым входом второго элемента И и третьим входом седьмого элемента И, выход которого соединен с информационным входом делител  частоты, выход п того элемента ИЛИ соединен с входом режима суммировани  сумматора-вычитател , второй вход третьего элемента И соединен с выходом синхронизации частотой f/n блока синхронизации, выход делител  частоты соединен с вторым входом первого элемента ИЛИ, выход которого соединен с входом

   запуска преобразовател  аналог-длительность импульса, отличающеес  тем, что, с целью упрощени  устройства, оно содержит элемент ИЛИ-НЕ, первый, второй входы и выход которого соединены соответственно с выходом п того элемента ИЛИ, вторым входом третьего элемента И, входом режима вычитани  сумматора-вычитател , выход которого соединен с информационным входом первого регистра сдвига, выход

   которого соединен с информационным входом второго регистра сдвига, первым входом четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, а второй вход - с управл ющим

   входом блокировки второго регистра сдвига , пр мым выходом третьего триггера и первым входом п того элемента ИЛИ, второй и третий входы которого соединены с выходами соответственно второго и первого элементов И, первый и второй входы первого элемента И соединены соответственно с выходом шестого элемента И и выходом синхронизации частотой f/2n блока синхронизации , соединенным с вторым входом п того элемента И, третий вход которого соединен с вторым входом восьмого элемента И, третий вход второго элемента ИЛИ соединен с выходом делител  частоты.

   tpuz.f

   им

   а

   пг

   а,

   )

   tи