SU1730725A1 - Преобразователь двоичного кода в восьмипозиционный временной код - Google Patents

Abstract

Изобретение относитс  к радиотехнике вычислительной технике и может использоватьс  в системах передачи дискретной информации Устройство обеспечивает трехкратное повышение удельной скорости передачи путем преобразовани  двоичных сигналов в восьмипозиционные, что достигаетс  в результате увеличени  длительности формируемых импульсов и уменьшени  частоты их следовани . Устройство содержит генератор 1 импульсов, делитель 3 частоты , элементы И 11-17,22,23, ИЛИ 9, 25.НЕ 4,8 элементы 2,6,19-21 задержки, регистры 5, 7, триггер 18, дешифратор 10, преобразователь 27 уровн  и сумматор 28 2 ил 1 табл CO с J CO о v| hO СП ; 1 -УЗН1-| t} ii,i / 28 | L П Г/г Л7

Description

Фиг

Изобретение относитс  к радиотехнике и вычислительной технике и может использоватьс  в системах передачи дискретной информации различного назначени .

Известно устройство дл  преобразова- ни  двоичного кода в троичный, содержащее 8 элементов И, 5 элементов НЕ и 4 элемента ИЛИ, которое обеспечивает преобразование комбинаций из трех двоичных символов (1;0) в комбинации из двух троич- ных символов (+1;0;-1) по заданному алгоритму (ЗВ- 2Т), в результате чего достигаетс  повышение удельной скорости передачи в 1,5 раза.

Недостатком известного устройства  в- л етс  то, что сформированный трричный сигнал  вл етс  несбалансированным и в его спектре содержитс  посто нна  составл юща , снижающа  его помехоустойчивость . Кроме того, удельна  скорость передачи троичного сигнала повышаетс  незначительно (К 1,5).

Наиболее близким к предлагаемому  вл етс  преобразователь двоичного кода в четырех позиционный временной код, со- держащий генератор импульсов, 4 элемента задержки, делитель частоты, последовательный и параллельный регистры, элемент НЕ, 9 элементов И, 3 элемента ИЛИ, триггер , преобразователь уровн  и сумматор, который обеспечивает преобразование комбинаций из двух двоичных символов (1;0) в один троичный символ (+1;0;-1), в результате чего достигаетс  повышение удельной скорости передачи в 2 раза. При этом четырехпозиционный сигнал, сформированный в соответствии с предлагаемым алгоритмом преобразовани ,  вл етс  полностью сбалансированным.

Недостатком известного преобразова- тел   вл етс  то, что он обеспечивает сравнительно небольшое повышение удельной скорости передачи (К 2).

Цель изобретени  - повышение удельной скорости передачи преобразовател .

Дл  этого в преобразователь двоичного кода в восьмипозиционный временной код, содержащий последовательный регистр, информационный вход которого  вл етс  входом преобразовател , выходы последо- вательного регистра соединены с одноименными информационными входами параллельного регистра, генератор импульсов , выход которого соединен через первый элемент задержки с тактовым входом по- следовательного регистра и входом делител  частоты, выход которого соединен через последовательно соединенные первый элемент НЕ и второй элемент задержки с тактовым входом параллельного регистра и

первыми входами первого, второго, третьего элементов И, четвертый-дев тый элементы И, выходы четвертого и шестого элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входом сумматора, выходы п того и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен через преобразователь уровн  с вторым входом сумматора, выход первого элемента И соединен через третий элемент задержки с пер- выми входами восьмого и дев того элементов И, триггер, пр мой и инверсный выходы которого соединены с вторыми входами соответственно восьмого и дев того элементов И, выходы которых соединены с третьими входами соответственно первого и второго элементов ИЛИ, выход сумматора  вл етс  выходом преобразовател , третий элемент ИЛИ и четвертый элемент задержки , введены дешифратор, второй элемент НЕ, п тый элемент задержки и четвертый элемент ИЛИ, первый и второй входы которого подключены к выходам соответственно шестого и седьмого элементов И. В ыход четвертого элемента ИЛИ соединен с третьим входом сумматора, вход и выход четвертого элемента задержки соединены соответственно с выходом дев того элемента И и четвертым входом первого элемента ИЛИ. Вход и выход п того элемента задержки соединены соответственно с выходом восьмого элемента И и четвертым входом второго элемента ИЛИ. Выходы второго и третьего элементов И соединены с п тыми входами соответственно первого и второго элементов ИЛИ. Вход триггера подключен к выходу первого элемента И. Вход второго элемента НЕ объединен с первым входом третьего элемента ИЛИ и подключен к выходу второго элемента задержки. Выход второго элемента НЕ соединен с первыми входами четвертого, п того элементов И и вторым входом третьего элемента ИЛИ, выход которого соединен с управл ющими входами дешифратора и первыми входами шестого и седьмого элементов И. Выходы параллельного регистра соединены с одноименными информационными входами дешифратора, первый и третий-восьмой выходы которого соединены с вторыми входами соответственно первого-седьмого элементов И.

На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - временные диаграммы работы устройства.

Устройство (фиг.1) содержит генератор 1 импульсов, элемент 2 задержки, делитель 3 частоты, элемент НЕ 4, последовательный

регистр 5, элемент 6 задержки, параллельный регистр 7, элемент НЕ 8, элемент ИЛИ 9, дешифратор 10, элементы И 11-17, триггер 18, элементы 19-21 задержки, элементы И 22 и 23, элементы ИЛИ 24-26, преобразователь 27 уровн  и сумматор 28.

Преобразователь двоичного кода в восьмипозиционный временной код работает следующим образом.

Исходна  двоична  последовательность с длительностью импульсов Ti/2 в тактовом интервале Тч, следующих с номинальной тактовой частотой Fi 1/Ti, поступает от источника дискретной информации (фиг.2,а), синхронизируемого с помощью генератора 1 импульсов на информационный вход последовательного регистра 5 и записываетс  в него с помощью последовательности тактовых импульсов, поступающих с выхода генератора импульсов (фиг.2,б) через элемент 2 задержки на величину Ti/4 (фиг.2,6).

С одноименных выходов последовательного регистра 5 двоичные символы по- ступают на одноименные входы параллельного регистра 7 и записываютс  в него с помощью последовательности тактовых импульсов с длительностью Тз/2 в тактовом интервале Тз ЗТт, следующих с номинальной тактовой частотой Рз 1/Тз 1/3Ti Fi/3, формируемых с помощью делител  3 частоты 1:3, вход которого соединен с выходом элемента 2 задержки (фиг.2,6), которые с выхода делител  (фиг.2,в) через последовательно соединенные элемент НЕ 4 (фиг.2,в1) и элемент 6 задержки на величину Тз/3 Ti (фиг.2,В2) поступают на тактовый вход параллельного регистра 7, в результате чего исходна  двоична  последовательность раздел етс  на группы из трех двоичных символов, кажда  из которых преобразовываетс  далее в соответствующую параллельную комбинацию из трех двоичных символов с длительностью- Тз (фиг. 2, п - гз).

С выходов параллельного регистра 7 (фиг.2,п-гз) сигналы поступают соответственно на одноименные входы дешифратора 10 (АО, А1, А2), на управл ющие входы которого (ЕО, Е1) подаетс  единичный потенциал с выхода элемента ИЛИ 9 (фиг.2,Д1), входы которого через элемент НЕ 8 (фиг.2,д) и непосредственно подключены к выходу элемента 6 задержки (фиг.2,в2), в результате чего на соответствующем выходе дешифратора (FO-F7) формируетс  в анализируемый момент времени единичный импульс с длительностьюТз (фиг.2,ео-е), соответствующий структуре комбинации из трех двоичных символов (фиг.2,п-гз).

Работа дешифратора мощью таблицы. ЕО Е1 А2 А1 АО F7 F6 F5

по сн етс  с по1

1 1 1 1 1

0 1 1 О X

5

1 1 1 1 1 1 1 1 X

о

1 1

1 О О 1

1 О О

о о

1 1

1 О О 0 1 000 X X X О X X X О

1 о о о о о о о

о 1

о о о о о о о о

Примечание. Значком X обозначено произвольное состо ние, соответствующее уровню логического О или логической 1.

Как следует из таблицы, дешифратор ра0 ботает только при наличии единичных потенциалов на обоих управл ющих входах (ЕО и Е1) (в противном случае на выходах FO-F7 дешифратора формируютс  уровни логического О). При этом, если, например,

5 структура входной комбинации (АО-А2) соответствует значению 010, то единичный импульс формируетс  на выходе F2 дешифратора , при комбинации 101 - на выходе F5 и т.д., причем при комбинации 001 еди0 ничный импульс формируетс  на выходе F1, однако согласно предлагаемому алгоритму преобразовани  этот импульс передаетс  далее в канал св зи нулевым символом с длительностью Тз, вследствие чего второй

5 выход дешифратора (фиг.1,в1) в схеме преобразовател  не используетс  (остаетс  изолированным).

Сигналы с выходов дешифратора (фиг.2,ео-е2-е) поступают соответственно

0 на первые входы элементов И 11-17, при этом вторые входы элементов И 11-13 подключены к выходу элемента 6 задержки (фиг.2,в2), вторые входы элементов И 14 и 15 соединены с выходом элемента НЕ 8 (фиг.

5 2,д), а вторые входы элементов И 16 и 17 подключены к выходу элемента ИЛИ 9 (фиг.2,д1), в результате чего на выходе элементов И 11-13 формируютс  импульсы с длительностью Тз/2 в первой половине так0 тового интервалаТз(фиг.2,жо,Ж2,жз), причем на выходе элементов И 14 и 15 импульсы с длительностью Тз/2 формируютс  во второй половине тактового интервала Тз (фиг.2,ж4,ж5), а на выходе элементов И 16 и

5 17 формируютс  импульсы с длительностью Тз (фиг.2,жб,ж).

С выходов элементов И 12, 14 и 16 (фиг.2,ж2,Ж4,Жб) сигналы поступают к входам элемента ИЛИ 24, а с выходов элементов И 13, 15 и 17 (фиг.2,жз,Ж5,ж)- к входам

элемента ИЛИ 26. Сигнал с выхода элемента И 11 (фиг.2,жо) поступает на входы триггера 18 и элемента 19 задержки, при этом пр мой и инверсный выходы триггера подключены соответственно к первым входам элементов И 22 и 23, вторые входы которых соединены с выходом линии 19 задержки на величину 2 г (фиг.2. зо) .соответствующую времени срабатывани  триггера 18, что обеспечивает устойчивую работу элементов И 22 и 23 в моменты его переключени  путем устранени  возможного кратковременного подрабатывани  указанных элементов до наступлени  момента завершени  процесса переключени  триггера. Выход эле- мента И 22 (фиг.2,HI) непосредственно и через линию 21 задержки на величину Тз/2 (фиг.2,KI) подключен соответственно к входам элементов ИЛИ 24 и 26, а выход элемента И 23 (фиг.2,иа) непосредственно и через линию 20 задержки на величину Тз/2 (фиг.2,к2) соединен соответственно с входами элементов ИЛИ 26 и 24,

Импульсы с длительностью Тз/2 и Тз, сформированные с помощью элементов ИЛИ 24 и 26, поступают соответственно с их выходов (фиг.2,л,м) к первому и второму входам сумматора 28 непосредственно и через преобразователь 27 уровн , обеспечивающий преобразование положительных импульсов (фиг.2,м) в отрицательные (фиг.2,MI), в результате чего на выходе сумматора формируетс  разнопол рный вось- мипозиционный сигнал с длительностью импульсов Тз/2 и Тз (фиг.2,о), удельна  ско- рость передачи которого в 3 раза превышает удельную скорость передачи исходного двоичного сигнала (фиг.2,а).

В соответствии с предлагаемым алгоритмом преобразовани , при равной веро-  тности по влени  1 и О в структуре исходной двоичной последовательности (Р(1) Р(0) 0,5) и при достаточно длинном интервале анализа, посто нна  составл юща  в спектре разнопол рного восьмипози- ционного сигнала отсутствует.

При по влении комбинаций 000 в структуре входной двоичной последовательности на выходе сумматора формируютс  разнопол рные импульсы ( ±1 или + 1) с длительностью Тз/2, причем пол рность импульсов при кодировании каждой последующей комбинации 000 измен етс  на обратную по отношению к пол рности импульсов предыдущей кодируемой комбина- ции, что, в свою очередь, улучшает текущую балансировку восьмипозиционного сигнала по посто нной составл ющей и повышает его помехоустойчивость.

Дл  обеспечени  одинаковой помехозащищенности импульсов, передаваемых с длительностью Тз/2 иТз, введена корректировка выходных импульсов, в соответствии с которой амплитуда положительных и отрицательных импульсов с длительностью Тз уменьшаетс  соответственно на величину ±AU (с учетом искажений, вносимых линией св зи при заданной скорости передачи), что достигаетс  с выхода элементов И 16 и 17 (фиг.2,жб,ж) через элемент ИЛИ 25 (фиг.2,н) на третий (управл ющий) вход сумматора 28.

Практически предлагаемое устройство выполнено, в основном, на элементах логики (И, ИЛИ, НЕ), генераторе импульсов, делителе частоты 1:3, последовательном и параллельном регистрах, триггере, сумматоре и дешифраторе, в качестве которого может быть использован, например, дешифратор типа ИД 161.

Элементы задержки (2,6,20,21) могут быть реализованы на одновибраторе с регулируемой врем задающей цепочкой RC с переменным резистором R, включенной в цепи его запуска, а элемент 19 задержки может быть выполнен, например, на двух последовательно включенных элементах НЕ.

Преобразователь 27 уровн  может быть реализован на операционном усилителе с обратной св зью с использованием инвертирующего входа.

Так как в процессе преобразовани  двоичного кода в восьмипозиционный временной код длительность формируемых импульсов увеличиваетс  в 3 раза (Тз/2 3Ti/2), а частота их следовани  уменьшаетс  соответственно в 3 раза (Рз 1/Тз 1 /3Ti Fi/3), то принима  во внимание тот факт, что каждый из символов восьмипозиционного сигнала несет в себе информацию о трех двоичных символах, можно утверждать , что удельна  скорость передачи разно- пол рного восьмипозиционного сигнала увеличиваетс  также в 3 раза по сравнению с удельной скоростью передачи исходного двоичного сигнала.

Следовательно, положительный эффект , получаемый с помощью предлагаемого устройства, превышает в 1,5 раза положительный эффект, достигаемый с помощью прототипа, так как каждый из символов четырехпозиционного сигнала несет в себе информацию только о двух двоичных символах (К 3:2 1,5).

Claims (1)

1. Формула изобретени  Преобразователь двоичного кода в восьмипозиционный временной код, содержащий последовательный регистр, информационный вход которого  вл етс  входом преобразовател , выходы последовательного регистра соединены с одноименными информационными входами параллельного регистра, генератор импульсов, выход которого соединен через первый элемент задер- жки с тактовым входом последовательного регистра и входом делител  частоты, выход которого соединен через последовательно соединенные первый элемент НЕ и второй элемент задержки с тактовым входом па- раллельного регистра и первыми входами первого, второго и третьего элементов И, четвертый-дев тый элементы И, выходы четвертого и шестого элементов И соединены соответственно с первым и вторым вхо- дами первого элемента ИЛИ, выход которого соединен с первым входом сумматора , выходы п того и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, вы- ход которого соединен через преобразователь уровн  с вторым входом сумматора, выход первого элемента И соединен через третий элемент задержки с первыми входами восьмого и дев того элементов И, триг- гер, пр мой и инверсный выходы которого соединены с вторыми входами соответственно восьмого и дев того элементов И, выходы которых соединены с третьими входами соответственно первого и второго элементов ИЛИ, выход сумматора  вл етс  выходом преобразовател , третий элемент

   ИЛИ и четвертый элемент задержки, отличающийс  тем, что, с целью повышени  быстродействи  преобразовател , в него введены дешифратор, второй элемент НЕ, п тый элемент задержки и четвертый элемент ИЛИ, первый и второй входы которого подключены к выходам соответственно шестого и седьмого элементов И, выход четвертого элемента ИЛИ соединен с третьим входом сумматора, вход и выход четвертого элемента задержки соединены соответственно с выходом дев того элемента И и четвертым входом первого элемента ИЛИ, вход и выход п того элемента задержки соединены соответственно с выходом восьмого элемента И и четвертым входом второго элемента ИЛИ, выходы второго и третьего элементов И соединены с п тыми входами соответственно первого и второго элементов ИЛИ, входы триггера подключены к выходу первого элемента И, вход второго элемента НЕ объединен с первым входом третьего элемента ИЛИ и подключен к выходу второго элемента задержки, выход второго элемента НЕ соединен с первыми входами четвертого и п того элементов И и вторым входом третьего элемента ИЛИ, выход которого соединен с управл ющими входами дешифратора и первыми входами шестого и седьмого элементов И, выходы параллельного регистра соединены с одноименными информационными входами дешифратора , выходы нулевого, второго-седьмого разр дов которого соединены с вторыми входами соответственно первого-седьмого элементов И.

   ю

   сч г- о со г-