SU1727133A1

SU1727133A1 - Digital correlator

Info

Publication number: SU1727133A1
Application number: SU904852064A
Authority: SU
Inventors: Николай Константинович Бондарь; Валерий Александрович Маркитанов; Иван Иванович Обод; Игорь Николаевич Попатенко
Priority date: 1990-07-18
Filing date: 1990-07-18
Publication date: 1992-04-15

Abstract

Изобретение относитс к измерительной и вычислительной технике и может быть использовано дл измерени функции взаимной коррел ции между двум случайны Wtes-wy- v -, Л.. rrx ми процессами, задержанными один относительно другого. Цель изобретени - расширение частотного диапазона обрабатываемых сигналов. Коррел тор содержит аналого- цифровые преобразователи 1 и 2, блоки 3, А аналого-цифровых преобразователей, генератор тактовых импульсов 5, триггеры 6, 7, блок 8 задержки, регистры 9-14, элементы И 18,19, блоки 17,26-28 элементов И, блоки 29.30 элементов ИЛИ, делители частоты 31, 32, блоки 34, 35 делителей частоты, элементы задержки 20, 21, блок 23 определени максимального значени , блок 24 накоплени и блок 25 умножени . 1 ил.The invention relates to measuring and computing techniques and can be used to measure the cross-correlation function between two random Wtes-wy-v -, L. .. rrx processes delayed one relative to the other. The purpose of the invention is to expand the frequency range of the processed signals. The correlator contains analog-digital converters 1 and 2, blocks 3, A of analog-digital converters, clock generator 5, triggers 6, 7, block 8 delays, registers 9-14, elements 18,19, blocks 17,26- 28 AND elements, 29.30 OR elements, frequency dividers 31, 32, frequency dividers 34, 35, delay elements 20, 21, maximum value determination unit 23, accumulation unit 24 and multiplication unit 25. 1 il.

Description

Изобретение относитс к измерительной и вычислительной технике и может быть использовано дл измерени функции взаимной коррел ции между двум случайными процессами, задержанными один относительно другого.The invention relates to measurement and computing techniques and can be used to measure the cross-correlation function between two random processes that are delayed relative to each other.

Цель изобретени - расширение частотного диапазона обрабатываемых сигналов.The purpose of the invention is to expand the frequency range of the processed signals.

На чертеже показана схема цифрового коррел тора. Цифровой коррел тор содержит первый 1 и второй 2 аналого-цифровые преобразователи , первый и второй блоки 3 и 4 аналого-цифровых преобразователей, генератор 5 тактовых импульсов, первый 6 и второй 7 триггеры, блок 8 задержки, регистры 9-14, вход запуска 15, элемент И 16, блок 17 элементов И, элементы И 18, 19, элементы задержки 20, 21, дешифратор 22, блок 23 определени максимального значени , блокThe drawing shows a digital correlator circuit. The digital correlator contains the first 1 and second 2 analog-to-digital converters, the first and second blocks 3 and 4 analog-to-digital converters, 5 clock pulse generator, the first 6 and second 7 triggers, delay block 8, registers 9-14, start input 15 , And 16, block 17 And elements, And 18, 19 elements, delay elements 20, 21, decoder 22, maximum value determination block 23, block

24 накоплени , блок 25 умножени , блоки 26-28 элементов И, блоки 29,30 элементов ИЛИ, делители частоты 31 , 32,, элемент ИЛИ 33, блоки 34, 35 делителей частоты,24 accumulations, multiplication unit 25, AND blocks 26-28, AND blocks 30, 29 OR blocks, frequency dividers 31, 32, OR element 33, blocks 34, 35 frequency dividers,

Вход запуска коррел тора 15 соединен с S-входами первого 6 и второго 7 триггеров, с входом обнулени делител 32 и с входом элемента ИЛИ, выход которого соединен с входами обнулени делител 31 и блоков 34, 35 делителей частоты, блока 24 накоплени , входы которого соединены с выходами блока 25 умножени , а выходы - с входами блока 23 определени максимального значени , выходы которого соединены с входами регистров 9, 10, синхровход последнего соединен с первым входом элемента ИЛИ 33 и с выходом элемента задержки 21, а выходы - с первыми выходами коррел тора и с входами дешифратора 22, синхровход которого соединен с вторым входом элемен%s гоThe trigger input of the correlator of the torus 15 is connected to the S-inputs of the first 6 and second 7 triggers, to the zeroing input of the divider 32 and to the input of the OR element, the output of which is connected to the zeroing inputs of the divider 31 and the frequency dividers 34, 35, accumulator 24, whose inputs connected to the outputs of multiplication unit 25, and outputs to the inputs of the maximum value determination unit 23, the outputs of which are connected to the inputs of registers 9, 10, the synchronous input of the latter is connected to the first input of the OR element 33 and the output of the delay element 21, and the outputs to the first outputs correl tor a and to the inputs of the decoder 22, the synchronous input of which is connected to the second input of the element% s th

XIXi

ы ыs s

а И 18, с вторыми входами блока 28 элеменов И, с инверсным входом второго триггера , а выходы - с вторыми входами блока 27 лементов И, первые входы которого соединены с выходами блока 8 задержки и с вхо- 5 ами блока 26 элементов И, выходы которого соединены с первыми входами блока 29 элементов ИЛИ, вторые входы коорого соединены с выходами блока 27 элементов И, а выходы - с первыми входами 10 блока 25 умножени , вторые входы которого соединены с выходами блока 30 элементов ИЛИ, вторые входы которого соединены с выходами блока 28 элементов И, а первые входы - с выходом блока 17 элементов И, 15 второй вход которого соединен с выходом регистра 12, а первый вход-с.вторым входом первого блока .26 элементов И, с пр мым выходом второго триггера 7 и с вторым входом элемента И, 19, выход которого сое- 20 динен с входом элемента задержки 21, а первый вход - с R-входом второго триггера 7, а первым входом элемента И 18 и с выходом делител 32, вход которого соединен со счетными входами делител 31 и блоков 34 25 и 35 делителей и с выходом элемента И 16, первый вход которого соединен с выходом генератора тактовых имлульсов 5, а второй вход-с пр мым выходом первого триггера 6, R-вход которого соединен с выходом эле- 30 мента И 18 и с входом элемента задержки 20, выход которого соединен с синхррвхо- дом регистра 9, выходы которого соединены с вторыми выходами коррел тора, первый вход которого соединен с входом аналоге- 35 цифрового преобразовател (АЦП) 1, синх- ровход которого соединен с синхровходом АЦП 2 и с выходом регистра 3Т, а выход - с входом регистра 11, выход которого соединен с информационным входом блока 8 за- 40 держки, синхровход которого соединен с синхровходом регистра 11, с синхровходом блока 24 накоплени , с синхровходом регистра 12, с последним выходом блока делител 34, с синхровходом регистров 13 и 14, 45 вход последнего соединен с выходом блока 4 АЦП, а выходы - с второй группой первых входов блока 28 элементов И 28, перва группа которых соединена с выходами регистра 13, входы которого соединены с выхо- 50 дамй блока 3 АЦП, вход которого .соединен с вторым входом коррел тора, с входом АЦП 2 и с входом блока 4 АЦП, синхровходы которого соединены с выходами блока 35 делителей, а выходы блока 34 делителей 55 соединены о синхровходами блока 3 АЦП, а выход АЦП 2 соединен с входом регистраand And 18, with the second inputs of the block 28 elements And, with the inverse input of the second trigger, and the outputs with the second inputs of the block 27 of the elements And, the first inputs of which are connected to the outputs of the delay block 8 and the inputs of the block 26 And elements, outputs which are connected to the first inputs of the block of 29 OR elements, the second inputs of the coordinator are connected to the outputs of the block of 27 elements AND, and the outputs to the first inputs 10 of multiplication unit 25, the second inputs of which are connected to the outputs of the block of 30 elements OR, the second inputs of which are connected to the outputs of the block 28 elements And, and the first inputs - with the output of the block 17 elements And, 15 whose second input is connected to the output of the register 12, and the first input - with the second input of the first block .26 elements And, with the direct output of the second trigger 7 and with the second input of the element And, 19, the output of which 20 dinene with the input of the delay element 21, and the first input with the R input of the second trigger 7, and the first input of the element And 18 and with the output of the divider 32, the input of which is connected to the counting inputs of the divider 31 and blocks 34 25 and 35 dividers and with the output element And 16, the first input of which is connected to the output of the generator clock pulses 5, and the second The first input is with the direct output of the first trigger 6, the R input of which is connected to the output of element I 18 and to the input of delay element 20, the output of which is connected to the synchronous register 9, the outputs of which are connected to the second outputs of the correlator, the first input of which is connected to the input of the analogue digital converter (ADC) 1, the synchronous input of which is connected to the synchronous input of the ADC 2 and the output of the 3T register, and the output to the input of the register 11, the output of which is connected to the information input of the unit 8 for- 40 handles, the sync input of which is connected to the register synchronization 11, with the synchronous input of the accumulation unit 24, with the synchronous input of the register 12, with the last output of the divider unit 34, with the synchronous input of the registers 13 and 14, 45, the input of the latter is connected to the output of the ADC unit 4, and the outputs to the second group of the first inputs of the 28 unit And 28 elements The first group of which is connected to the outputs of the register 13, whose inputs are connected to the output of the 50 ADC block 3, whose input is connected to the second input of the correlator, to the ADC 2 input and to the input of the ADC block 4, the synchronous inputs of which are connected to the outputs of the 35 block dividers, and the outputs of the block 34 dividers 55 are connected about blue rovhodami ADC block 3, and the ADC output 2 is connected to the input of the register

,12.. ; ., ; . .: . : / Цифровой коррел тор работает следующим образом.,12.. ; ., . .:. : / The digital correlator works as follows.

В исходном состо нии триггеры б и 7 наход тс в нулевом состо нии.In the initial state, the triggers b and 7 are in the zero state.

При поступлении на вход 15 импульса запуска производитс установление триггеров 6 и 7 в единичное состо ние, обнуление делител 32, а также проходит через элемент ИЛИ 33 и производит обнуление делител 31 .блоков34и35делителей и блока24 накоплени . Установление триггера 6 в единичное состо ние открывает элемент И 16, в результате чего импульсы с выхода генератора тактовых импульсов 5 проход т че: рез элемент И 16 и поступают на счетные входы делителей 31 и 32 и блоков 34 и 35 делителей. Установление триггера 7 в единичное состо ние открывает элементы И 19. блок элементов И 17 и блок 26 элементов И.When the start pulse arrives at the input 15, triggers 6 and 7 are set to one, zeroing the divider 32, as well as passing through the OR element 33 and zeroing the divider 31 of the blocks 34 and 35 of the dividers and the accumulation block 24. The establishment of the trigger 6 in a single state opens the element AND 16, as a result of which the pulses from the output of the clock pulse generator 5 pass through: cut the element 16 and arrive at the counting inputs of dividers 31 and 32 and blocks 34 and 35 of dividers. The establishment of the trigger 7 in the single state opens the elements AND 19. the block of elements AND 17 and the block 26 of elements I.

Начинаетс первый цикл вычислений. В первом цикле вычислений используютс коды АЦП 1 и 2 и работа коррел тора по вычислению взаимной коррел ционной функции (ВКФ) осуществл етс следующим образом. На выходе делител 31 вырабатываютс импульсы квантовани , период следовани которых выбираетс в соответствии с теоремой Котельникова. Эти импульсы поступают на синхровходы АЦП 1 и 2, в которых аналоговые сигналы, поступающие на вход коррел тора, преобразуютс в цифровой код. На выходе блоков 34 и 35 делителей вырабатываютс импульсы квантовани , размноженные по сетке частот дискретизации , т.е. отличающиес на врем возможного сдвига ВКФ вызванного частотой Доплера. При этом импульсы с выхода блока 34 делителей рассчитаны на компенсацию положительного сдвига разности частот Доплера, а с выхода блока 35 делителей на компенсацию отрицательного сдвига разности частот Доплера. Таким образом, импульсы квантовани с выходов блока 34 поступают после квантовани с делител 31, ас блока 35 - до импульса квантовани с делител 31. Таким образом, по импульсам квантовани с выхода делител 31 аналоговые сигналы в АЦП 1 и 2 преобразуютс в цифровые коды и по импульсу квантовани с последнего выхода блока 34 делителей (т.е. с делител блока 34, на выхода которого получаютс импульсы квантовани канала, компенсирующего максимальный сдвиг частоты Доплера) переписываютс в регистры 11 и 12 соответственно. В дальнейшем коды с регистра 11 поступают в блок 8 задержки, число отводов которого равен М, где М - число вычисл емых ординат ВКФ. Цифровые отсчеты с выходов блока 8 задержки проход т через открытый блок 26 элементов ИЛИ, через блок 29 элементов ИЛ И и поступают на блок 25 умножени . Цифровые отсчеты с выхода регистра 12 проход т через открытый блок 17 элементов И, через блок 30 элементов ИЛИ на вторые входы блока 25 умножени . В умножител х блока 25 происходит перемножение входных отсчетов. Результаты перемножени поступают в блок 24, где производитс накопление результатов перемножени .The first cycle of calculations begins. In the first cycle of calculations, the ADC codes 1 and 2 are used, and the work of the correlator to calculate the mutual correlation function (ICF) is performed as follows. At the output of the divider 31, quantization pulses are generated, the follow-up period of which is chosen in accordance with the Kotelnikov theorem. These pulses are fed to the synchronous inputs of the A / D converters 1 and 2, in which the analog signals input to the correlator input are converted into a digital code. At the output of blocks 34 and 35 of the dividers, quantization pulses are generated, multiplied along a grid of sampling frequencies, i.e. differing by the time of possible shift of the CCF due to the Doppler frequency. In this case, the pulses from the output of the 34 divider unit are designed to compensate for the positive shift of the Doppler frequency difference, and from the output of the divider block 35 to compensate for the negative shift of the Doppler frequency difference. Thus, quantization pulses from the outputs of block 34 come after quantization from divider 31, and block 35 to the quantization pulse from divider 31. Thus, by quantizing pulses from the output of divider 31, the analog signals in ADCs 1 and 2 are converted into digital codes and the quantization pulse from the last output of divider block 34 (i.e., divider of block 34, to the outputs of which quantization pulses of the channel compensating the maximum Doppler frequency shift are obtained) are rewritten into registers 11 and 12 respectively. Further, the codes from register 11 enter the delay block 8, the number of taps of which is equal to M, where M is the number of computed ordinates of the CCF. Digital samples from the outputs of the delay block 8 pass through the open block 26 of the OR elements, through the block 29 of the IL AND elements and enter the multiplier 25. Digital readouts from the output of the register 12 pass through the open block 17 of the elements AND, through the block 30 of the elements OR to the second inputs of the block 25 multiplying. In multiplier block 25, the input samples are multiplied. The results of the multiplication go to block 24, where the accumulation of the results of the multiplication is made.

При по влении импульса на выходе делител 32, который определ ет врем накоплени , триггер V устанавливаетс в нулевое состо ние. До этого импульс с выхода делител 32 проходит через элемент И 19. В блоке 23 определени максимального значени определ етс код ординаты с максимальным значением ВКФ. Код ординаты с максимальным значением ВКФ выдел етс на выходе блока 23, По импульсу с выхода элемента задержки 21, врем задержки которого выбираетс в соответствии с временем определени максимального значений блоком 23, код ординаты с максимальным, значением переписываетс в регистр 10, С выхода регистра этот код выдаетс на выход коррел тора дл определени разности мен прихода сигналов на вход коррел тора, а также на вход дешифратора 22, На разрешающий вход дешифратора 22 во втором цикле работы поступает разрешающий по-- тенциал, в результате чего разрешаетс ра бота дешифратора 22. Импульс с выхода элемента задержки 21 проходит через элемент ИЛИ 33 и производит обнуление делител 31 блоков 34 и 35 и блока 24. С выхода дешифратора 22 снимаетс высокий потенциал только с того выхода, код которого поступает на вход дешифратора 22. Высокий потенциал с дешифратора 22 открывает те элементы блока 27 элементов И, которые подключены к тому отводу блока 8 задержки , который компенсирует разность времени прихода входных сигналов. Таким образом, отсчеты с выбранного отвода блока 8 задержки проход т через блок 27 элементов И/через блок 29 элементов ИЛИ и поступают на. первые входы блока 25 умножени .When a pulse appears at the output of the divider 32, which determines the accumulation time, the trigger V is set to the zero state. Prior to this, the pulse from the output of the divider 32 passes through the element AND 19. In block 23 for determining the maximum value, the ordinate code with the maximum value of the CCF is determined. The ordinate code with the maximum value of the CCF is allocated at the output of block 23. According to the pulse from the output of the delay element 21, the delay time of which is selected in accordance with the time of determining the maximum values by block 23, the code of the ordinate with the maximum value is rewritten into register 10. the code is given to the output of the correlator to determine the difference between the arrival of signals at the input of the correlator, as well as to the input of the decoder 22, the permitting input of the decoder 22 in the second cycle of operation receives the resolving potential, The result of which the work of the decoder 22 is permitted. The pulse from the output of the delay element 21 passes through the element OR 33 and zeroes the divider 31 of blocks 34 and 35 and block 24. Only the potential of the decoder 22 is removed from the output of the decoder 22 22. The high potential from the decoder 22 opens those elements of the block 27 of the elements I, which are connected to that tap of the delay block 8, which compensates for the difference in the arrival time of the input signals. Thus, the readings from the selected tap of the delay block 8 pass through the block 27 of the elements AND / through the block 29 of the elements OR and arrive at. the first inputs of block 25 multiply.

Во втором цикле вычислений, так как триггер 7 находитс в нулевом состо нии, то блок 17 элементов И и блок 26 элементов И закрыты, а элементы блока 28 открыты. Цифровые отсчеты с выходов блоков АЦП 3 и 4 поступают через открытый блок 28 элементов И и блок 30 элементов ИЛИ на вторые входы блока 25. На блок 28 элементов И эти отсчеты поступают следующим образом: первыми поступают импульсьгквантрвани с выхода блока 35 делителей. По этим импульсам срабатывают АЦП блока 4. Следующим по вл етс импульс квантовани наIn the second cycle of calculations, since the trigger 7 is in the zero state, the block 17 of the elements AND and the block 26 of the elements And are closed, and the elements of the block 28 are open. Digital samples from the outputs of the ADC blocks 3 and 4 are received through the open block 28 of the elements AND and the block 30 of the elements OR to the second inputs of the block 25. The block 28 of the elements And these counts proceed as follows: the first receives the impulses from the output of the block 35 divisors. The ADC of block 4 is triggered by these pulses. Next, a quantization pulse appears on

выходе делител 31, затем импульсы квантовани на выходе блока 34 делителей. По импульсу с последнего делител блока 34 (т.е. того, который служит дл компенсации 5 максимальной доплеровской частоты и который позже всех по вл етс ) переписываютс цифровые отсчеты с регистров 11, 12, 13 и 14, осуществл емс сдвиг информации в блоке 8 задержки и подача импульса син0 хронизации на блок 25 накоплени . Таким образом, во втором цикле работы осуществл етс обзор по разности частот Доплера в выбранном максимуме ВКФ, определенном в первом цикле. В блоке 25 умножени output divider 31, then quantization pulses at the output of divider block 34. The pulse from the last divider of block 34 (i.e. the one used to compensate 5 for the maximum Doppler frequency and which is the latest to appear) is digitized from the registers 11, 12, 13 and 14, the information is shifted in block 8 delays and the delivery of synchronization pulse to accumulation unit 25. Thus, in the second cycle of operation, a review is made of the difference in Doppler frequencies in the selected maximum of the CCF determined in the first cycle. In block 25 multiply

5 осуществл етс перемножение поступающих цифровых отсчетов, которые накапливаютс в блоке 24 накоплени . При по влении импульса на выходе делител 32 он проходит через элемент И 18 устанавли0 вает триггер 6 в нулевое состо ние и поступает на элемент задержки 20. В блоке 23 определени максимального значени снова определ етс код максимальной ординаты ВКФ и этот код по импульсу с элемента5 multiplies the incoming digital samples that are accumulated in accumulation unit 24. When a pulse appears at the output of divider 32, it passes through the element And 18 sets the trigger 6 to the zero state and goes to the delay element 20. In block 23 for determining the maximum value, the CCF maximum ordinate code is again determined and this code is impulse from the element

5 задержки 20 (врем задержки элемента 20 выбираетс большим времени срабатывани блока 23) переписываетс в регистр 9. Таким образом, по окончании работы в регистре 10 записан код, определ ющий раз0 ность времен приема входных сигналов, а в регистре 9 - код, определ ющий разность доплеровских частот принимаемых сигналов .5 delay 20 (the delay time of the element 20 is selected by the large response time of block 23) is rewritten to register 9. Thus, at the end of the work, register 10 records the code defining the time difference of receiving input signals, and in register 9 the code defining difference of Doppler frequencies of received signals.

Claims

5 Formula and formula.

Digital correlator ;, containing two analog-digital converters, a delay block, four AND blocks, two OR blocks, a multiplication block,

0 accumulation unit, maximum value determination unit, first block of analog-digital converters, two elements of frequency, first block of frequency dividers, two registers, two triggers, three elements of AND,

5 clock generator, two delay elements and a decoder, the outputs of which are connected to the first group of information inputs of the first block of elements AND, the output of which is connected to the first input of the first block of elements, OR the outputs of which are connected to the first group of inputs of the multiplication unit whose output is connected to the information input of the accumulation unit, the outputs of which are connected to the information inputs of the maximum value determination unit, the output of which is connected to the information inputs of the first and second register to yield the first register is output difference value of the Doppler frequency input signals.

the output of the second register is connected to the input of the decoder and to the output of the ordinate with the maximum value of the mutual correlation function of the correlator, the first information input of which is connected to the information input of the first analog-digital converter, the synchronization input of which is connected to the output of the second an analog-to-digital converter whose information input is the second information input of the correlator connected to the information input of the transducer second block of analog-digital converters, the synchronization input of which is connected to the output of the first block of frequency dividers, whose information input is connected to the information inputs of the first and second frequency dividers and to the output of the first And element, the first input of which is connected to the output of the clock generator, and the second input connected to the direct output of the first trigger, the S input of which is the start input of the correlator and connected to the S input of the second trigger, the direct output of which is connected to the control inputs of the second o and the third blocks of elements And, the output of the second block of elements And connected to the second input of the first block of elements OR, the outputs of the delay block connected to the second group of information inputs of the first block of elements And to the information inputs of the second block of elements And, the inverse output of the second trigger connected to the first the input of the second element And, the clock input of the decoder and with the control input of the fourth block of elements And whose outputs and outputs of the third block of elements And are connected respectively to the inputs of the second block ale ntov OR outputs are connected with the second group of multiplying unit inputs the second frequency divider output coupled to the R-input of the second flip-flop and the second input of the second element

And, the output of which is connected to the R-input of the first trigger and through the first delay element to the synchronization input of the first register, the output of the second delay element

connected to the synchronization input of the second register, which is characterized by the fact that, in order to expand the frequency range of the processed signals, four registers, the OR element, the second block are entered into it

frequency dividers and the second block of analog-to-digital converters, whose information input is connected to the second information input of the correlator, and the output is connected to the information input

the third register, the output of which is connected to the first information input of the fourth block of elements And, the second information input of which is connected to the output of the fourth register, information input

which is connected to the output of the first block of analog-digital converters, the output of the first analog-digital converter is connected to the information input of the fifth register, the output of which is connected to the information input of the delay block, the clock input of which is connected to the upper bit output of the first block of frequency dividers connected to accumulation unit sync inputs,

The third, fourth, fifth, and sixth registers, whose information input is connected to the output of the second analog-to-digital converter, and the output is connected to the information input of the third block of elements And, the first and second inputs of the third element And are connected respectively to the output of the second frequency divider and direct output of the second trigger, and the output through the second delay element is connected to the first input of the OR element, the second input of which is connected to the zeroing input of the second frequency divider and to the trigger input of the correlator, the element OR is connected to the inputs of zeroing the first divisor.

frequency blocks of frequency dividers and block accumulation.