SU1700571A1 - Устройство дл передачи информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и средствам передачи данных, в частности к средствам, обеспечивающим сопр жение вычислительных устройств с передающей средой, например, в локальной вычислительной сети. Цель изобретени  - повышение быстродействи  устройс-за. Устройство содержит приемник , переключатель каналов, передатчик, источник информации, преобразователь параллельного кода в последовательный, блок контрол  зан тости канала, счетчики, триггеры , мультиплексор, коммутатор, сумматор по модулю два, элементы И, элементы ИЛИ, генератор тактовых импульсов, формирователь адреса, одновибратор, элементы задержки . Изобретение обеспечивает бесконфликтную передачу пакетов и организацию общей очереди пакетов в сети за счет предоставлени  права на зан тие моноканала устройству, имеющему пакет дл  передачи с наивысшим приоритетом, причем в качестве приоритета пакета используетс  значение логического таймера. Таким образов, устройство обеспечивает предельное врем  ожидани  и исключает возможность блокировки, а также создает и поддерживает распределенную очередь пакетов . 4 ил.

Description

Изобретение относитс  к устройствам, примен емым в вычислительной технике, и средствам передачи данных, в частности к устройствам, обеспечивающим сопр жение св зных вычислительных устройств, кодексов , средств автоматизированного проектировани  с передающей средой (каналом, системой каналов), например в локальной вычислительной сети (ЛВС).

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фмг.1 приведена функциональна  схема устройства; на фиг.2 - преобразователь параллельного кода в последовательный , на фиг.З - блок контрол  зан тости канала; на фиг.4 - фрагмент алгоритма функционировани  устоойства.

Устройство дл  передачи информации содержит приемник , переключатель 2 каналов , передатчик 3, источник 4 информации , преобразователь 5 параллельного кода в последовательный, блок б контрол  зан тости канала, первый 7 - шестой 12 счетчики , первый 13 - четвертый 16 триггеры, мультиплексор 17, коммутатор 18, сумматор 19 по модулю два, первый 20 - дев тый 28 элементы И, первый 29 - третий 31 элемек ты ИЛИ, генератор 32 тактовых импульсов, формирователь 33 адресз, одновибратор34, первый 35 1 и второй 35.2 элементы задержки , вход 36 приемника л выход 37 передатчика , первый 38 - третий 40 выходы и пеооьш 41 и второй 42 входы источника ин- формац первый - п ть й 47 входы и выход 48 преобразовател  параллельного

4 О О

сл XI

кода в последовательный, вход 49 и выход

50блока 6 контрол  зан тости моноканала.

Преобразователь 5 параллельного кода в последовательный (фиг.2) содержит блок

51пам ти, регистр 52 сдвига, счетчик 53, элемент И 54, первый 55 и второй 56 элементы ИЛИ одновибратор 57.1 и 57.2 и элемент 58 задержки.

Преобразователь 5 работает следующим образом. При по влении первого байта на входе 43 и сопровождающего его синхроимпульса на входе 44 байт записываетс  гю нулевому адресу в блок 51, По заднему фронту синхроимпульса, поступившего на вход 44 преобразовател  5, счетчмк 53 увеличит свое состо ние на единицу, и следующий байт с входа 43 запишетс  в блок 5 :, в  чейку с первым адресом по синхроимпупь- су, поступившему на вход 44, а счегчик 53 увеличит свое состо ние ча единицу (сформирует очередной адрес) и т.д. Таким образом , осуществл етс  запись пакета в параллельном коде.

При поступлении единичного сигнала на вход 45 одновибратор 57.1 по его переднему фронту сформирует единичный импульс , по которому счетчик 53 обнулитс  и с выхода блока 51 на информационный вход регистра 52 поступает первый байт пакета, хран щийс  в блоке 51 по нулевому адресу. Через врем  задержки, определ емое временем срабатывани  описанной иепочки элементов, импульс, сформированный од- новибратором 57.1, пройдет через элемент 58 задержки и элемент ИЛИ 56 на вход синхронизации записи регистра 52 и по его заднему фронту в регистр 52 запишетс  первый байт. Так осуадествл етс  установка преобразовател  5 в исходное состо ние.

Дл  выдачи пакета в последовательном коде на вход 47 преобразовател  подаютс  тактовые импульсы. Этиимпульсч проход т через открытый элемент И 54 на вход синхронизации сдвига регистра 52. В оезультэ- те, по заднему фронту каждого такого импульса на выходе 48 преобразовател  5 по вл етс  очередной бит. По заднему фронту седьмого импульса, поступившего на вход 47 преобразовател  5, на входе 46 по вл етс  единичный сигнал, который поступает на вход одновибратора 572 через элемент ИЛИ 56 на вход синхронизации записи регистра 52 и закрывает элемент И 54. Одновибратор 57.2 по переднему фронту, поступившего на его вход импульса формирует единичный импульс, который.через элемент ИЛИ 55 поступает на счетный вход счетчика 53. По заднему фронту этого импульса счетчик 53 увеличивает свое состо ние на единицу, формиру  тем самым

адрес  чейки блока 51, в котором хранитс  очередной байт пакета. В соответствии с этим адресом на информационный вход регистра 52 с выхода блока 51 считываетс 

очередной байт пакета.

Следующий (восьмой) импульс, поступивший на вход 47 преобразовател  5, не пройдет через элемент И 54 на вход синхронизации сдвига регистра 52, но по его за0 днему фронту формируетс  задний фронт единичного сигнала на входа 47, по которому в регистр 52 запишетс  очередной байт пакета и его первый бит поступит на выход 48 преобразовател  5, Далее работа пре5 образовател  5 при выдаче пакета повтор етс .

Блок 6 зан тости канала (фиг.З) содержит регистр 59 сдвига, первый 60 и второй 61 триггеры, дешифратор 62, первый 63 и

0 второй 64 элементы И, элемент ИЛИ 65, генератор 66 тактовых импульсов, одновибратор 67 и элемент 68 задержки.

Блок б работает следующим образом. Первый единичный символ, поступивший с

5 выхода приемника 1 на вход 49 блока б, поступит на информационный вход регистра 59 сдвига и на S-вход триггера 60. По его переднему фронту триггер 60 перейдет в единичное состо ние, единичный сигнал с

0 его выхода поступит на вход генератора 66 импульсов, на вход элемента 68 задержки и на выход 50 блока 6, сигнализиру  о зан тии среды передачи. Генератор 66 формирует на своем выходе тактовые импульсы, кото5 рые поступают на вход синхронизации регистра 59 сдвига, и последний записывает в последовательном коде информацию, поступающую на вход 49 блока 6 с выхода приемника 1,

0 Передача каждого пакета начинаетс  с приоритета, а затем передаетс  комбинаци  открывающего флага и т.д. Заканчиваетс  пакет закрывающим флагом. 0 После поступлени  на вход 49 блока 6

5 открывающего флага, т.е. в регистре 59 сдвига хранитс  кодова  комбинаци  флага (разр дность регистра 59 определ етс  разр дностью флаговой комбинации), дешифратор 62 сформирует на своем выходе единичный сигнал. При поступлении на вход

0 49 блока 6 следующего символа на выходе дешифоатора 62 сформируетс  задний фронт единичного сигнала, по которому риггер 61 перейдет в-единичное состо ние. Единичный сигнал с выхода триггера 61 от5 кроет элемент И 63 и закроет элемент И 64. При поступлении на вход 9 блока б закрывающего флага, следующего в конце пакета, на выходе дешифратора 62 сформирован единичный импульс, который поступит на

счетный вход триггера 61 и через элементы И 63 и ИЛИ 65 на CR-входь1 триггера 60. По его заднему фронту триггеры 61 и 60 обнул ютс , на выходе 50 блока 6 пропадает единичный сигнал зан ти  среды, а генератор 66 перестанет формировать на своем выходе тактовые импульсы.

Если единичный символ, первым поступивший на вход 49 блока 6, не  вл етс  символом передаваемого пакета, а  вл етс  следствием помехи, то открывающий флаг не поступит на вход 49. В результате через врем  задержки Гз(гз выбираетс  больше суммы длительностей кода приоритета и флаговой комбинации) на выходе элемента 68 по витс  единичный сигнал, по переднему фронту которого одновибратор 67 сформирует единичный импульс. Этот импульс поступит через открытый элемент И 64 и через элемент ИЛ И 65 на CR-входы триггера 60 и по его заднему фронту триггер 60 обну- литс .

Устройство работает следующим образом .

8 исходном состо нии, при включении сети в счетчике 7 записан код, все разр ды которого равны единице, а остальные элементы пам ти устройства обнулены. Цепи начальной установки на фиг.1 не показаны. С нулевого выхода триггера 14 на вход 41 источника 4 информации поступает единичный сигнал, разрешающий передачу пакета в параллельном коде. На выходе элемента И 24 присутствует единичный сигнал, который через элемент ИЛИ 29 поступает на вход 45 установки в исходное состо ние преобразовател  5. Элемент И 21 закрыт нулевым сигналом с единичного выхода триггера 15, а моноканал замкнут переключателем 2. На выходе мультиплексора 17 присутствует код. поступающий на его первый вход.

Устройство посто нно прослушивает моноканал. При по влении передачи в моноканале на выходе блока 6 по вл етс  единичный сигнал, по переднему фронту которого счетчик 7 увеличивает свое состо ние на единицу (т.е. счетчик считает число переданных пакетов в моноканале по модулю 2П, где п - разр дность счетчика). При переполнении счетчика 7 на его выходе переполнени  формируетс  единичный импульс , по заднему фронту которого триггер 13 изменит свое состо ние на противоположное . В качестве приоритета используетс  инверсный код состо ни  логического таймера (счетчика 7), а выходной сигнал триггера 13 используетс  как старший разр д приоритета.

При скончании передачи в моноканале на выходе блока 6 пропадает единичный сигнап.

Прием пакета от источника информа- 5 ции. Если устройство готово прин ть пакет, триггер 14 находитс  в нулевом состо нии и с егс нулевого выхода на вход 41 источника 4 информации поступает разрешающий единичный сигнал. При наличии пакета дл  10 передачи у источника 4 информации последний аыдает два синхроимпульса на выход 39. По заднему фронту первого синхроимпульса в преобразователь 5 запишетс  первый байт, сформированный на первом 5 информационном входе мультиплексора 17, (метка - значение выходного сигнала триггера 13 - старший разр д первого байта, остальные разр ды - код с выхода счетчика 7) и счетчик 8 увеличит свое состо ние на

0 единицу, в результате на вход 43 преобразовател  5 мультиплексор 17 скоммутирует код номера устройства, формируемый блоком 33. По заднему фронту второго импульса второй байт - код номера устройства

5 запишетс  в преобразователь 5, счетчик 8 увеличит свое состо ние еще на единицу. Мультиплексор 17 в соответствии с кодом на своем управл ющем входе скоммутирует на вход 43 преобразовател  5 выход 38 источ0 ника 4 информации. На выходе переполнени  счетчика 8 по витс  единичный сигнал, который откроет элемент И 27 и закроет элемент И 23. Последующие синхроимпульсы с выхода 39 источника информации по5 ступают через элемент И 23 на счетный пход счетчика 8 и в дальнейшем его состо ние останетс  неизменным, то начнут поступать через элемент И 27 на суммирующий пход счетчика 9.

0Далее источник 4 информации начнет

побайтно выдавать пакет с выхода 38 на вход преобразовател  5 (через мультиплексор 17), сопровожда  каждый байт синхроимпульсом на выходе 39. При этом пакет

5 записываетс  в преобразователь 5. Счетчик 9 по каждому синхроимпульсу на выходе 39 источника 4 информации увеличивает свое состо ние на единицу (при поступлении первого импульса на суммирующий вход

0 счетчика 9 на выходе элемента И 24 пропадает единичный сигнал).

По окончании записи пакета в преобразователь 5 источник 4 информации на своем выходе 40 формирует единичный импульс

5 конца пакета, который устанавливает триггер 14 в единичное состо ние и. пройд  через элемент ИЛИ 29 на вход 45 преобразовател , устанавливает его в исходное состо ние. На входе 41 источника 4 информации пропадает единичный сигнал,

а единичный сигнал с единичного выхода триггера 14 откроет элемент И 22. Код в счетчике 9 соответствует числу байтов в пакете .

Если размерность пакета, выдаваемого источником 4 информации, превышает максимально допустимую, произойдет переполнение счетчика 9, и на его выходе переполнени  по витс  единичный сигнал. Этот сигнал поступит на вход 42 источника 4 информации, указыва  . превышение размерности пакета, и через элемент ИЛИ 29 на вход 45 преобразовател  5 и установит его в исходное состо ние. Через врем  задержки , определ емое длительностью срабатывани  описанных цепей, сигнал, сформированный на выходе переполнени  счетчика 9, через элемент 35.2 задержки поступит на вход сброса счетчика 9 и обнулит его.

Зан тие моноканала и передача пакета. Если в устройстве есть готовый пакет дл  Передачи (т.е. триггер 14 находитс  в единичном состо нии и элемент И 22 открыт), при освобождении моноканала (на выходе 50 блока 6 по витс  единица) на выходе элемента И 22 сформирован единичный сигнал , по переднему фронту которого одно- вибратор 34 сформирует единичный импульс. Единичный импульс с выхода од- новибратора 34 поступит на S-входы триггеров 15 и 16 и они перейдут в единичное состо ние. Единичный сигнал с единичного выхода триггера 16 поступит на управл ющий вход коммутатора 18 и он скоммутирует на свой выход сигнал с выхода сумматора 19 по модулю два. На входы сумматора 19 по модулю два поступает текущее значение выходного сигнала триггера 13 и первый бит заголовка пакета с выхода 48 преобразовател  5 (то же значение выходного сигнала триггера 13, но в момент записи пакета в преобразователь 5). Если значени  сигналов , поступающих на входы сумматора 19 по модулю два, не равны, то на его выходе сформирован единичный сигнал, который использован в качестве первого разр да пакета . Это значит, что пакет записан в прошлом цикле счета счетчика 7 (логического таймера), а единичный первый разо д его приоритета дает ему преимущество над пакетами других абонентов сети, запись которых производилась в текущем иик/ie логического таймера. Таким образом, глобальное упор дочивание пакета в сети (обща  очередь) не нарушено.

Единичный сигнал с единичного выхода триггера 5 откроет члемент И 21, первый разр д приоритета поступит на передатчик 3 и будет передан в MOHOIзнал Одновременно единичный сигнал с единичного выхода триггера 15 поступит на вход генератора 32 тактовых импульсов и последний начнет формирование на своем выходе последовательности тактовых импульсов, которые поступают через открытый элемент И 25 на счетный вход счетчика 11. Последний считает их количество. Пои переполнении счетчика 11 на его выходе сформируетс 

0 единичный импульс. Этот импульс поступит на третий вход элемента И 20, разреша  его работу, на двз других входа которого поступают сигнал с выхода приемника 1 (сигнал из канала) и сигнал с выхода элемента И 21

5 (значение разр да приоритета, передаваемого в в канал). Если значение сигнала в моноканале больше значени  передаваемого разр да приоритета (т.е. один из абонентов , пытающихс  зан ть моноканал, имеет

0 больший приоритет), на выходе элемента И 20 сформируетс  единичный сигнал, который поступит на вход сброса счетчика 10, через элемент ИЛИ 29 на вход 45 установки исходного состо ни  преобразовател  5 и

5 через элемент ИЛИ 30 на R-входы счетчиков 11 и 12 и триггеров 15 и 16. В результате счетчики 10-12, триггеры 15 и 16 обнул ютс , а преобразователь 5 установитс  в исходное состо ние. Таким образом,

0 устройство прекратит попытку зан ть моноканал и будет ожидать следующего его освобождени .

Если на выходе элемента И 20 не сформировалс  единичный сигнал, по заднему

5 фронту импульса с выхода счетчика 11 счетчики 10 и 12 увеличат свое состо ние «а единицу, триггер 16 обнулитс , а на выходе 48 преобразовател  5 по витс  следующий разр д приоритета. Нулевой сигнал, сфор0 мированный на выходе триггера 16, поступит на управл ющий вход коммутатор& 18, и он скоммутирует на свой выход второй разр д приоритета с выхода 48 преобразо- 5, т.е. в моноканал передаетс  следу5 ющий разр д приоритета.

По следующему импульсу, сформированному на выходе переполнени  счетчика 11, произойдет сравнение передаваемого разр да с сигналом в моноканале. При отри0 цательном результате сравнени  (сформирован единичный сигнал на выходе эпемента И 20) устройство прекратит попытку зан ть моноканал и ожидает следующего его освобождени . При положительном ре5 зультате сравнени  по заднему фронту им- пульса, сформированному на выходе переполнени  счетчика 11, счетчики 10 и 12 увеличат свое состо ние на единицу, триггер 16 подтвердит свое нулевое состо ние, а преобразователь 5 сформирует на своем

выходе 48 следующий разр д приоритета, который и будет передан в моноканал и т.д.

Таким образом, по каждому импульсу на выходе переполнени  счетчика 11 в моноканал передает очередной разр д приоритета . После передачи первого байта приоритета пакета (значени  логического таймера в момент поступлени  этого пакета ) в сети за право зан ть моноканал могут боротьс  только те абоненты, у которых пакеты поступили одновременно (т.е. первые байты их приоритетов равны). Дл  однозначного предоставлени  моноканала только одному абоненту в моноканале далее сравниваютс  абсолютные приоритеты абонентов - их номера в сети (т.е. значени  вторых байтов их приоритетов).

После передачи байта информации в моноканал на выходе переполнени  счетчика 10 по витс  единичный импульс, который поступит на вход 46 преобразовател  5 и по его заднему фронту на выходе 48 преобразовател  5 по витс  первый разр д второго байта приоритета, который передаетс  в моноканал .

Второй байт приоритета пакета передаетс  поразр дно аналогично передаче первого байта. Если устройство передало два байта приоритета (что возможно, если за это врем  на выходе элемента И 20 не был сформирован единичный сигнал), то оно получает право на зан тие моноканала, т.е. обладает наивысшим приоритетом среди абонентов сети, пытавшихс  зан ть моноканал .

После передачи второго байта приоритета переполн етс  счетчик 12, на его выходе по вл етс  единичный сигнал, который откроет элементы И 26 и 28, закроет элемент И 25 и поступит на вход элемента 35.1 задержки. В результате тактовые импульсы, формируемые генератором 32, не поступают на счетный вход счетчика 11, а начнут поступать через элементы И 26 и ИЛИ 31 на вход 47 преобразовател  5 и на счетный вход счетчика 10. Таким образом, устройство начнет передачу пакета с тактовой частотой , определ емой генератором 32 тактовых импульсов (т.е. астота передачи пакета будет выше частоты, с которой передавалс  его приоритет).

Импульсы переполнени  счетчика 10 поступают не только на вход 46 преобразовател  5 (осуществл   его синхронизацию по байтам), но и через элемент И 28 - на вычитающий вход счетчика 9, который вычитает из общего числа байтов в пакете число переданных. Когда передан весь пакет, счетчик 9 обнулитс  и на выходе элемента И 24 по витс  единичный сигнал, который,

пройд  через элементы ИЛИ 29 и ИЛИ 30 установит в исходное состо ние преобразователь 5, обнулит счетчики 11 и 12 и триггер 15, з также, поступив на R-вход триггера 14, 5 переведет его в нулевое состо ние Нулевой сигнал с выхода триггера 15 закроет элемент И 21, прекраща  тем самым передачу информации с выхода коммутатора 18 в моноканал . Единичный сигнал с нулевого вы0 хода триггера 14 поступает на вход 41 источника 4 информации, свидетельству  о том, что устройство готово к приему от него следующего пакета дл  передачи. Дл  исключени  циркулировани  по моноканалу пг5 реданного пакета через врем  задержки, определ емое временем распространени  сигнала в моноканале, после начала передачи пакета (по влени  единичного сигнала на выходе счетчика 12) на выходе элемента 35.1

0 задержки по витс  единичный сигнал, который поступит на управл ющий вход переключател  2, и последний разъединит моноканал. По окончании передачи пакета, те. после обнулени  счетчика 12, единич5 ный сигнал на выходе элемента 35.1 пропадает через то же врем  задержки, и переключатель 2 замкнет моноканал.

Врем  ожидани  передачи пакета в устройстве складываетс  из передачи пакетов

0 с приоритетами, большими чем у данного В наихудшем случае число таких пакетов равно N-1, а в пучшем - ни одного.

При равномерном распределении числа пакетов с большими, чем у данного приори5 тетами, среднее врем  ожидани  передачи пакета в предлагаемом устройстве определ етс  выражением

Тож ср

0

N -1

-.2, 1 ( Тп + Тв ) - 2 ( Тп + Тв ) .

I -О

где Тв - врем , необходимое на зан тие моноканала абонентом с высшим приоритетом (врем  передачи приоритета на его тактовой частоте).

Claims (1)

1. Формула изобретени  Устройство дл  передачи информации, содержащее приемник, переключатель каналов , передатчик, преобразователь параллельного кода в последовательный, первый счатчик, первый, второй и третий триггеры, первый, второй и третий элементы И, первый элемент задержки, вход приемника  вл етс  первым информационным входом

   устройства, выход соединен с первыми входами переключател  каналов и первого элемента И, второй вход переключател  каналов подключен к выходу первого элемента задержки, выход переключател  каналов соединен с первым входом

   передатчика, выход которого  вл етс  информационным выходом устройства, второй вход передатчика соединен с выходом второго элемента И, единичный выход второго триггера - с первым входом третьего элемента И, единичный выход третьего триггера - с первым входом второго элемента И, первый вход преобразовател  параллельного кода в последовательный  вл етс  вторым информационным входом устройст- ва, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены блок контрол  зан тости канала , второй, третий, четвертый, п тый и шестой счетчики, четвертый триггер, мультиплексор, коммутатор, сумматор по модулю два, с четвертого по дев тый элементы И, первый, второй и третий элементы ИЛИ, генератор тактовых импульсов, формирователь адреса, одновибратор и второй элемент задержки, вход блока контрол  зан тости канала объединен с первым входом hepeoro элемента И, выход соединен со счетным входом первого счетчика и с вторым входом третьего элемента И, выход которого через одновибратор подключен к S-входам третьего и четвертого триггеров, выход переполнени  первого счетчика соединен с входом первого триггера, выход которого подключен к первому входу сумматора по модулю два и к старшему разр ду первого информационного входа мультиплексора , ,остальные разр ды первого информационного входа мультиплексора подключены к инверсным выходам первого счетчика, второй информационный вход мультиплексора соединен с выходом формировател  адреса, третий информационный вход  вл етс  третьим информационным входом устройства, управл ющий вход мультиплексора соединен с первым выходом второго счетчика, выход мультиплексора подключен к второму входу преобразовател  параллельного кода 6 последовательный , третий вход которого объединен со счетным входом четвертого счетчика и подключен к выходу третьего элемента ИЛИ, объединенные вход обнулени  второго счетчика, первый вход первого элемента ИЛИ и S-вход второго триггера  вл ютс  четвертым информационным входом устройства, R-вход которого объединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ и подключен к выходу п того элемента И, инверсный выход второго триггера  вл етс  первым управл ющим выходом устройства, второй управл ющий выход которого объединен с третьим входом первого элемента

   ИЛИ и входом второго элемента задержки и подключен к выходу переполнени  третьего счетчика, инверсные выходы которого соединены с соответствующими входами п того элемента И, выход первого элемента И

   подключен к второму входу второго элемен- тг ИЛИ, четвертому входу первого элемента ИЛИ и входу обнулени  четвертого счетчика , выход второго элемента ИЛИ соединен с входами обнулени  третьего и четвертого

   триггеров и п того и шестого счетчиков, выход первого элемента ИЛИ подключен к четвертому входу преобразовател  параллельного кода в последовательный, п тый вход которого объединен с первым

   вх одом дев того элемента И и соединен с выходом четвертого счетчика, выход шестого счетчика подключен к входу первого элемента задержки, второму входу дев того элемента И и первым входам шестого и

   седьмого элементов И, вход генератора тактовых импульсов соединен с единичным выходом третьего триггера, выход генератора тактовых импульсов подключен к вторым входам шестого и седьмого элементов И,

   выход шестого элемента И соединен со счетным входом п того счетчика, выход ко- торого подключен к второму входу первого элемента И, счетному входу шестого счетчика , СК-входам четвертого триггера и первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, выход преобразовател  параллельного кода в последовательный соединен с вторым входом сумматора по модулю

   два и первым информационным входом коммутатора, второй информационный вход которого подключен к выходу сумматора по модулю два, выход четвертого триггера соединен с управл ющим входом коммутатора,

   выход которого подключен к второму входу второго элемента И, выходы дев того и восьмого элементов И подключены соответственно к вычитающему и суммирующему входам третьего счетчика, второй выход второго счетчика подключен к первым входам четвертого и восьмого элементов И, вторые объединенные входы которых соединены с вторым информационным входом устройства , третий вход первого элемента И подключен к выходу второго элемента И.

   Фиг.1

   с

   53

   55

   О

   к

   ц

   Я

   4

   5.7

   5Z

   #

   tt

   58

   0аа2

   feJ

   Нет