SU1695381A1

SU1695381A1 - Storage

Info

Publication number: SU1695381A1
Application number: SU894759104A
Authority: SU
Inventors: Сергей Григорьевич Диденко
Original assignee: Предприятие П/Я Г-4135
Priority date: 1989-10-02
Filing date: 1989-10-02
Publication date: 1991-11-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в конвейерных процессорах электронных вычислительных машин. Целью изобретени вл етс повышение быстродействи устройства . Запоминающее устройство содержит первый 1 и второй 2 блоки пам ти, первый 3 и второй 4 элементы сравнени , / первый 5 и второй 6 коммутаторы. Записываема информаци подаетс на информационный вход 7 устройства. Адрес первого считываемого операнда подаетс на первый адресный вход 8 устройства, адрес второго операнда - на второй адресный вход 9 устройства , а адрес дл записи результата - на третий адресный вход 10 устройства. На вход 11 управлени записью устройства подают сигнал записи, С информационных выходов 12 и 13 устройства считывают адресуемые операнды. В предлагаемом запоминающем устройстве запись нового значени данных в регистр блоков пам ти и чтение этого нового значени в качестве одного из операндов выполн ютс параллельно, что повышает быстродействие запоминающего устройства. 1 ил. ЁThe invention relates to computing and can be used in conveyor processors of electronic computers. The aim of the invention is to improve the speed of the device. The storage device contains the first 1 and second 2 blocks of memory, the first 3 and second 4 elements of the comparison, / the first 5 and second 6 switches. The recorded information is fed to the information input 7 of the device. The address of the first read operand is supplied to the first address input 8 of the device, the address of the second operand to the second address input 9 of the device, and the address to record the result to the third address input 10 of the device. At the recording control input 11, the devices send a recording signal. From the information outputs 12 and 13, the devices read addressable operands. In the proposed storage device, writing a new value of data to the register of memory blocks and reading this new value as one of the operands are performed in parallel, which increases the speed of the storage device. 1 il. Yo

Description

OsOs

О СП СО 00About JV CO 00

Изобретение относитс к вычислительной технике и может быть использовано в конвейерных процессорах электронных вычислительных машин.The invention relates to computing and can be used in conveyor processors of electronic computers.

Целью изобретени вл етс повышение быстродействи устройства.The aim of the invention is to improve the speed of the device.

На чертеже приведена схема предлагаемого запоминающего устройства.The drawing shows a diagram of the proposed storage device.

Запоминающее устройство содержит первый 1 и второй 2 блоки пам ти, первый 3 и второй 4 элементы сравнени , первый 5 и второй 6 коммутаторы. Информационный вход 7 устройства соединен с информационными входами блоков 1 и 2 пам ти и вторыми информационными входами первого и второго коммутаторов 5 и 6. Первый адресный вход 8 устройства соединен с первым входом элемента 3 сравнени и входом адреса чтени первого блока 1 пам ти. Второй адресный вход 9 устройства соединен с первым входом элемента А сравнени и входом- адреса чтени второго блока 2 пам ти. Третий адресный вход 10 устройства соединен с входами адреса записи блоков 1 и 2 пам ти и вторыми входами элементов 3 и 4 сравнени . Сигнал записи подают на вход 11 Управлени записью устройства. Выходы блоков 1 и 2 пам ти подключены соответственно к первым входам-первого 5 и второго б коммутаторов, выходы которых вл ютс соответственно первым 12 и вторым 13 информационными выходами устройства.The memory device contains the first 1 and second 2 blocks of memory, the first 3 and second 4 elements of the comparison, the first 5 and second 6 switches. The information input 7 of the device is connected to the information inputs of the memory blocks 1 and 2 and the second information inputs of the first and second switches 5 and 6. The first address input 8 of the device is connected to the first input of the comparison element 3 and the read address input of the first memory block 1. The second address input 9 of the device is connected to the first input of the comparison element A and the input to the reading address of the second memory block 2. The third address input 10 of the device is connected to the write address of the memory blocks 1 and 2 of the memory and the second inputs of the elements 3 and 4 of the comparison. The recording signal is fed to the recording control input 11 of the device. The outputs of memory blocks 1 and 2 are connected to the first inputs of the first 5 and second b switches, respectively, the outputs of which are the first 12 and second 13 information outputs of the device, respectively.

Запоминающее, устройство работает следующим образом.Memory, the device operates as follows.

Дл выполнени конвейерной обработки данных необходимо во врем каждого такта его работы извлечь из запоминающе- to устройства два операнда дл текущей операции и записать в него результат обработки по предыдущей операции. Дл этого На адресный вход 8 устройства подают адрес А1 чтени первого операнда, на адресный вход 9 - адрес А2 чтени второго операнда, а на адресный вход 10 - адрес A3 записи результата предыдуа1ей операции, Записываема информаци DBx поступает в устройство через информационный вход 7. Первый операнд Оьых.1 выводитс через первый информационный выход 12 устройства , а второй операнд 0Вых.2 -через второй информационный выход 13 устройства. Запись информации происходит одновременно в блоках 1 и 2 пам ти в регистры с одинаковым адресом по сш налу записи, поступающему на вход 11 управлени записью устройства. Одновременно в операционном 5локе процессора (не показан) фиксируют считанные с выходов 12 и 13 запоминающе- о устройства значени операндов, устанав- чивают новые значени адресов А1 и А2To perform pipeline data processing, during each clock cycle of its operation, it is necessary to extract two operands from the memory device for the current operation and record the processing result of the previous operation in it. For this purpose, the read address A1 of the first operand is sent to the address input 8 of the device, the second operand read address A2 of the second operand is sent to address input 9, and the record of the result of the previous operation is written to address input 10, Recorded information DBx enters the device via information input 7. The operand Oyih. 1 is output through the first information output 12 of the device, and the second operand 0 O out.2 - through the second information output 13 of the device. Information is recorded simultaneously in blocks 1 and 2 of memory in registers with the same address via the write-down register, which is fed to the recording control input 11 of the device. At the same time, in the operational 5 processor block (not shown), the operand values read from the outputs 12 and 13 of the memory device are recorded, the new values of the addresses A1 and A2 are set

операндов, а операционный блок начинает вырабатывать на основе считанных операндов новый результат, который поступает на информационный вход 7 устройства и записываетс в следующем такте. По окончании сигналу записи происходит установка нового значени адреса A3.operands, and the operating unit begins to generate a new result based on the read operands, which is fed to the information input 7 of the device and is recorded in the next cycle. At the end of the write signal, the new value of the address A3 is set.

Если адрес записи A3 не совпадает ки с одним из адресов операндов А1 и А2, тоIf the address of the A3 entry does not match the ki with one of the addresses of the operands A1 and A2, then

0 сигналы с выхода элементов 3 и 4 сравнени поступают на управл ющие входы коммутаторов 5 и 6 и подключают выходы коммутаторов к их первым входам.0, the signals from the outputs of the comparison elements 3 and 4 are fed to the control inputs of the switches 5 and 6 and connect the outputs of the switches to their first inputs.

Если адрес записи A3 совпадает с од5 ним из адресов чтени , например адресом А1, то на выходе элемента 3 сравнени по вл етс сигнал, переключающий коммутатор 5 на прием информации с второго информационного входа. При этом макси0 мальна задержка выдачи первого операнда Овых.1 мала и равна сумме задержек элемента 3 сравнени и коммутатора 5. Поэтому первый операнд по вл етс на информационном выходе запоминающегоIf the address of entry A3 matches one of the read addresses, for example, address A1, then the output of the comparison element 3 is a signal that switches the switch 5 to receive information from the second information input. In this case, the maximum delay of issuing the first operand of Ovix.1 is small and equal to the sum of the delays of the comparison element 3 and switch 5. Therefore, the first operand appears at the information output of the memory

5 устройства одновременно с вторым.5 devices simultaneously with the second.

Таким образом, в предлагаемом запоминающем устройстве запись нового значени данных в регистр блоков пам ти и чтение этого нового значени в качествеThus, in the proposed storage device, a new data value is written into the register of memory blocks and the new value is read as

Claims

One of the operands are executed in parallel and simultaneously, which increases the speed of the memory device. Claims A memory device comprising 5 first and second memory blocks, the information inputs of which are combined and the information input of the device, and the first switch, characterized in that, in order to increase the speed of the device, the first and second elements of the comparison and A second switch, the input of the read address of the first memory block is combined with the first input of the first comparison element and is the first address input of the device; the input of the read address of the second memory block is combined with the first input of the second comparison element is the second address input of the device, the second input

0 of the first comparison element is combined with the second input of the second comparison element and the write address of the recording of the first and second memory blocks and is the third address input of the device, the output of the first

5 of the memory unit is connected to the first information input of the first switch, the output of the second memory block is connected to the first information input of the second switch, the second information inputs of the first and second switches of the unified 516953816

yen and are connected to the information output of the device, the output of the second input of the device, the control input of the primary switch, the second information input

The first switch is connected to the output by the device's first output, the control input of the comparison element, the control input by the first memory block is combined with the second switch connected to output 5 by the recording control input of the second block

the second element of the comparison, the output of the primary memory and is the control input of the switch is the first device information.