SU1688430A1

SU1688430A1 - Method of synchronous conversion of discrete information in fiber-optical communication systems

Info

Publication number: SU1688430A1
Application number: SU894667572A
Authority: SU
Inventors: Павел Александрович Барабаш; Виктор Иванович Герасименко; Владимир Егорович Голубков; Сергей Сергеевич Каринский; Михаил Натанович Лурье; Михаил Юрьевич Попков
Original assignee: Предприятие П/Я М-5075
Priority date: 1989-03-27
Filing date: 1989-03-27
Publication date: 1991-10-30

Abstract

Изобретение относитс к технике передачи цифровых сигналов, в частности по волоконно-оптическим лини м св зи, и может быть использовано в технике св зи, радиолокационных комплексах и других радиотехнических системах. Цель изобретени - повышение быстродействи . Это достигаетс тем, что на цикловом периоде Т формируют информационный пакет в виде последовательности (N + 1) двоичной посылки , (N+ 1)-ю двоичную посылку, вл ющуюс инверсной суммой по модулю два N информационных двоичных посылок, ввод т по моменту по влени заданной начальной фазы цикловой последовательности импульсов синхронизации, формируют циклическую псевдослучайную М-последо- вательность, синхронно с информационным пакетом раздел ют М-последовательность на периоды Т, при совпадении на данном периоде заданных начальных фаз М-после- довательности и кадровой последовательности замен ют (N + 1)-ю посылку М-последовательности инверсной суммой по модулю два N предшествующих двоичных посылок, на остальных периодах ТМ-по- следовательности замен ют (N + 1)-ю пос лку суммой по модулю 2 и формируют скремблированный сигнал, синхронно на цикловом периоде Т суммиру по модулю два посылки информационного пакета и преобразованной М-последовательности. 12 ил. ЁThe invention relates to a technique for transmitting digital signals, in particular, via fiber-optic communication lines, and can be used in communication techniques, radar complexes and other radio engineering systems. The purpose of the invention is to increase speed. This is achieved by forming an information packet in a cyclic period T as a sequence (N + 1) of a binary package, (N + 1) -th binary package, which is the inverse of the modulo-two inverse of two information binary packages, according to the instant of occurrence a predetermined initial phase of the cyclic sequence of synchronization pulses, a cyclic pseudo-random M-sequence is formed; in synchronization with the information packet, the M-sequence is divided into periods T, if the specified initial phases coincide in a given period -sequences and frame sequence are replaced by (N + 1) -th message of the M-sequence inverse modulo two N of the preceding binary messages; for the remaining periods of the TM-sequence, they are replaced by (N + 1) -th sequence modulo 2 and form a scrambled signal, synchronously on a cycle period T, modulo two premises of the information packet and the converted M-sequence. 12 il. Yo

Description

Изобретение относитс к технике передачи цифровых сигналов, в частности по волоконно-оптическим лини м св зи.The invention relates to a technique for transmitting digital signals, in particular, via fiber-optic communication lines.

Целью изобретени вл етс повышение быстродействи св зи.The aim of the invention is to increase the speed of communication.

На фиг. 1 приведена структурна схема системы св зи дл реалазации способа; на фиг. 2 - структурна схема передатчика св зи; на фиг. 3 - функциональна схема мультиплексора; на фиг. 4 - функциональна FIG. 1 is a block diagram of a communication system for realizing a method; in fig. 2 is a block diagram of a communication transmitter; in fig. 3 - functional multiplexer circuit; in fig. 4 - functional

схема скремблера (дескремблера): на фиг. 5 - эпюры и глаз-диаграммы напр жений, по сн ющие работу передатчика; на фиг. 6 - структурна схема приемника; на фиг. 7 функциональна схема детектора синхронизации; на фиг. 8 - эпюры и глаз-диаграммы напр жений, по сн ющие процесс установки цикловой синхронизации в приемнике; на фиг. 9 - функциональна схема управл емого синхронизатора; на фиг. 10 - эпюры и глаз-диаграммы напр жений, по сн ющие процесс завершени установлени синхронизма в приемнике; на фиг. 11 - функциональна схема демультиплексора; на фиг. 12 - эпюры и глаз-диаграммы напр жений , по сн ющие процесс разуплотнени переданной информации в демультиплексо- ре.scrambler circuit (descrambler): in FIG. 5 - diagrams and eye-diagrams of voltages that show the operation of the transmitter; in fig. 6 is a receiver structure; in fig. 7 functional synchronization detector circuit; in fig. 8 - diagrams and eye-diagrams of voltages, explaining the process of setting frame alignment in the receiver; in fig. 9 is a functional diagram of a controlled synchronizer; in fig. 10 shows plots and eye voltage charts illustrating the process of completing the establishment of synchronism at the receiver; in fig. 11 - functional diagram of the demultiplexer; in fig. 12 - diagrams and eye diagrams of stresses explaining the process of decompression of the transmitted information in the demultiplexer.

О 00 00About 00 00

4 CJ О4 CJ O

.Система св зи, реализующа способ, содержит передатчик 1, волоконно-оптическую линию св зи 2, приемник 3, входной поток электрических сигналов 4 передаваемый оптический сигнал 5, принимаемый оптический сигнал 6, выходной поток электрических сигналов 7.The communication system implementing the method comprises a transmitter 1, a fiber optic communication line 2, a receiver 3, an input stream of electrical signals 4, a transmitted optical signal 5, a received optical signal 6, an output stream of electrical signals 7.

Передатчик 1 содержит синхронизатор 8, мультиплексор 9, скремблер 10, сумматор 11 по модулю два. оптоэлектронный передатчик 12, высокочастотный и низкочастотный входные потоки информационных сигналов 13 и 14, высокочастотный и низкочастотный первичные сигналы 15 и 16 синхронизации , тактовую 17, цикловую 18 и кадровую 19 последовательности импульсов синхронизации, информационный пакет 20, преобразованна циклическа псевдослучайна М-последовательность (ПСП) импульсов 21, скремблированный электрический сигнал 22.The transmitter 1 contains a synchronizer 8, a multiplexer 9, a scrambler 10, an adder 11 modulo two. optoelectronic transmitter 12, high-frequency and low-frequency input streams of information signals 13 and 14, high-frequency and low-frequency primary synchronization signals 15 and 16, clock 17, cyclic 18 and frame 19 synchronization pulse sequences, information packet 20, converted cyclic pseudo-random M-sequence pulses 21, scrambled electrical signal 22.

Мультиплексор 9 содержит pt, истры 23 и 24 сдвига, сигналы высокочастотного и низкочастотного входных потоков 25 и 26, сумматоры 27 и 28 по модулю два, групповой электрический сигнал 29.The multiplexer 9 contains pt, istry 23 and 24 shift, signals of high-frequency and low-frequency input streams 25 and 26, adders 27 and 28 modulo two, a group electric signal 29.

Скремблер 10 содержит регистры 30 и 31 сдвига, элемент 32 совпадени , сумматоры 33 и 34 по модулю два. сигнал 35 начальной установки, циклическую ПСП импульсов 36, маркерную последовательность импульсов 37 синхронизации.The scrambler 10 contains shift registers 30 and 31, a matching element 32, and adders 33 and 34 modulo two. the initial setup signal 35, the cyclic pulse bandwidth of the pulses 36, the marker sequence of the synchronization pulses 37.

Приемник 3 содержит оптовлектронный приемник 38, выделитель 39 тактовой частоты , управл емый синхронизатор 40, детектор 41 синхронизации, дескремблер 42, сумматор 43 по модулю два, демультип- лексор 44, счетчик 45 частоты ошибок, синхронизатор 46, блок 47 задержки, скремблированные электрические сигналы 48 и 49, тактовую последовательность импульсов 50 синхронизации, цикловые последовательности импульсов 51-54 синхронизации , кадровые последовательности 55 и 56 импульсов синхронизации, сигналы 57 и 58 коррекции, преобразованную циклическую ПСП импульсов 59, дескремблиро- ванный электрический сигнал 60, сигнал 61 сбоев, сигнал 62 сброса,сигнал 63 управлени режимом синхронизации, высокочастотные выходные потоки информационных сигналов 64 и 65, низкочастотный выходной поток информационных сигналов 66, высокочастотный и низкочастотный первичные сигналы 67 и 68 синхронизации, сигнал 69 частоты ошибок.Receiver 3 contains opto-electronic receiver 38, clock frequency selector 39, controlled synchronizer 40, synchronization detector 41, descrambler 42, modulator two modulator 43, demultiplexer 44, error rate counter 45, synchronizer 46, delay unit 47, scrambled electrical signals 48 and 49, clock sequence of synchronization pulses 50, cyclic sequences of synchronization pulses 51-54, frame sequences of 55 and 56 synchronization pulses, correction signals 57 and 58, converted cyclic pulse bandwidth of pulses 5 9, a descrambled electrical signal 60, a fault signal 61, a reset signal 62, a synchronization mode control signal 63, high-frequency output streams of information signals 64 and 65, a low-frequency output stream of information signals 66, high-frequency and low-frequency primary signals 67 and 68 of synchronization, a signal 69 error rates.

Детектор 41 синхронизации содержит регистры 70 и 71 сдвига, сумматор 72 по модулю два, D-триггеры 73 и 74, элемент 75 совпадени , элемент 76 разрешени коррекции , скремблированный электрический сигнал 77. сигналы 78 и 79 контрол по четности , сигнал 80 сброса.The synchronization detector 41 contains shift registers 70 and 71, an adder 72 modulo two, D-flip-flops 73 and 74, a matching element 75, a correction resolution element 76, a scrambled electrical signal 77. a parity signal 78 and 79, a reset signal 80.

Управл емый синхронизатор 40 содержит D-триггер 81, элемент 82 селекции, счетчик-делитель 83 на дес ть, регистры 84 и 85 сдвига, счетчик-делитель 86 на п ть, элемент 87 селекции, задержанный сигнал 88 коррекции, задающий сигнал 89, цикловую последовательность импульсов 90 синхронизации, периодическую последовательность импульсов 91.The controlled synchronizer 40 contains a D-flip-flop 81, a selection element 82, a counter divider 83 by ten, shift registers 84 and 85, a divider counter 86 by five, a selection element 87, a delayed correction signal 88 specifying the signal 89, a cyclic one a sequence of pulses 90 synchronization, a periodic sequence of pulses 91.

Демультиплексор 44 содержит регистры 92-95 сдвига, сумматоры 96 и 97 по модулю два. групповой электрический сигнал 98, сигналы 99 и 100 высокочастотного и низкочастотного выходных потоков, сигнал 101 сбоев.The demultiplexer 44 contains shift registers 92-95, adders 96 and 97 modulo two. group electrical signal 98, signals 99 and 100 of high-frequency and low-frequency output streams, signal 101 failures.

Способ осуществл ют следующим образом .The method is carried out as follows.

В системе св зи, реализующей способ, передатчик 1 принимает от источника информации входной поток электрических сиг- налов 4, несущий в сопровождении сIn a communication system implementing the method, the transmitter 1 receives from the information source an input stream of electrical signals 4 carrying

первичными сигналами синхронизации дискретную информацию, преобразует входной поток электрических сигналов 4 в один передаваемый оптический сигнал 5 и передает этот сигнал через одноволоконную оптическую линию св зи 2 на приемник 3. Приемник 3 при одновременном восстановлении синхронизации процесса передачи преобразует принимаемый оптический сигнал 6 в выходной поток электрических сигналов 7, идентичный входному потоку электрических сигналов 4, анализирует ошибки, возникающие при передаче информации , и передает выходной поток электрических сигналов 7 вместе с сигналами.the primary synchronization signals, discrete information, converts the input stream of electrical signals 4 into a single transmitted optical signal 5 and transmits this signal through a single-fiber optical communication line 2 to the receiver 3. Receiver 3 while simultaneously recovering the synchronization of the transmission process converts the received optical signal 6 into an output electrical stream signals 7, identical to the input stream of electrical signals 4, analyzes the errors that occur during the transmission of information, and transmits the output stream to an insulating signals 7 together with the signals.

несущими результаты анализа ошибок, получателю информации.carrying the results of error analysis to the recipient of information.

Входной поток электрических сигналов 4 состоит из высокочастотного 13 и низкочастотного 14 входных потоков информационных сигналов, несущих к N двоичных посылок информации в интервале времени к Т, где к и N - натуральные числа, причем N - нечетное число, и из синхронных высокочастотному и низкочастотному входнымThe input stream of electrical signals 4 consists of high-frequency 13 and low-frequency 14 input streams of information signals that carry N binary information packets in the time interval to T, where k and N are natural numbers, N being an odd number, and synchronous high-frequency and low-frequency input

потокам информационных сигналов 13 и 14 высокочастотного 15 и низкочастотного 16 первичных сигналов синхронизации, сопровождающих высокочастотный и низкочастотный входные потоки информационныхstreams of information signals 13 and 14 of high-frequency 15 and low-frequency 16 primary synchronization signals accompanying high-frequency and low-frequency input streams of information

5 сигналов 13 и 14. Синхронизатор 8 формирует синхронно высокочастотному и низкочастотному первичным сигналам 15 и 16 синхронизации вторичные сигналы синхронизации: тактовую 17, цикловую 18 и кадровую 19 последовательности импульсов синхронизации , имеющие периоды следовани импульсов соответственно T/(N -М). Т и КхТ, где К - натуральное число. При этом синхронизатор 8 формирует кадровую последовательность импульсов 19 синхронизации так, что е начальна фаза формировани совпадает с заданной начальной фазой формировани цикловой последовательности импульсов 18 синхронизации. В частном случае, когда входной поток электрических сигналов 4 не содержит информации, мен ющейс за интервал времени, больший чем 1 т.е. не содержит низкочастотного входного потока информационных сигналов 14, выбирают и, соответственно, не формируют кадровую последовательность импульсов 19 синхронизации Мультиплексор 9 формирует из высокочастотного и низкочастотного входных потоков информационных сигналов 13 и 14 синхронно тактовой 17, цикловой 18 и кадровой 19 последовательност м импульсов синхронизации путем уплотнени во времени информационного пакета 20 в виде кода без возвращени к нулю с длительностью каждой двоичной посылки T/(N + 1) и структурой , состо щей из последовательности циклов длиной N + 1 двоичных посылок, где N + 1 избыточную двоичную посылку каждого цикла ввод т в цикл по моменту по влени заданной начальной фазы цикловой последовательности импульсов 18 синхронизации . При этом мультиплексор 9 формирует в каждом цикле информационного пакета 20 избыточную двоичную посылку цикла в виде инверсной суммы по модулю два предшествующих избыточной N двоичных посылок цикла. Скремблер 10 внутри своей структуры формирует синхронно тактовой последовательности импульсов 17 синхронизации в виде кода без возвращени к нулю циклическую ПСП импульсов 36 длиной М двоичных посылок с длительностью каждой двоичной посылки T/(N + 1), где М и N + 1 - взаимно-простые числа, и также формирует по моментам одновременного совпадени заданных начальных фаз циклической ПСП импульсов 36 и цикловой и кадровой последовательностей импульсов 18 и 19 синхронизации маркерную последовательность импульсов 37 синхронизации (ее текущие импульсы) с периодом следовани импульсов К М -Т Затем скремблер 10 формирует синхронно тактовой 17, цикловой 18 и маркерной 37 последовательност м импульсов синхронизации из циклической ПСП импульсов 36 преобразованную циклическую ПСП импульсов 21 путем замены в циклической ПСП импульсов 36 каждой К -М (N 1) двоичной посылки , следующей вслед за моментом формиро- вани текущего импульса маркерной последовательности импульсов 37 синхро- низации. на инверсную сумму по модулю два N двоичных посылок, предшествующих замен емой К -М (NH 1) двоичной посылки, и замены в циклической ПСП импульсов 36, кроме упом нутой К -М (N - 1) двоичной5 signals 13 and 14. Synchronizer 8 generates synchronous high-frequency and low-frequency primary synchronization signals 15 and 16, the secondary synchronization signals: clock 17, cyclic 18 and frame 19 synchronization pulse sequences with pulse following periods of T / (N-M), respectively. T and KHT, where K is a positive integer. In this case, the synchronizer 8 forms a frame sequence of synchronization pulses 19, so that its initial formation phase coincides with a predetermined initial phase of the formation of the cycle sequence of synchronization pulses 18. In the particular case when the input stream of electrical signals 4 does not contain information varying over a time interval greater than 1, i.e. does not contain a low-frequency input stream of information signals 14, choose and, accordingly, do not form a frame sequence of synchronization pulses 19 Multiplexer 9 forms of a high-frequency and low frequency input streams of information signals 13 and 14 synchronously clock 17, cyclic 18 and frame 19 sequences of pulse synchronization by compaction in time information packet 20 in the form of a code without returning to zero, with the duration of each binary T / (N + 1) package and the structure consisting of ovatelnosti length cycles N + 1 of binary chips, wherein N + 1 redundant binary parcel of each cycle administered in the cycle time of the occurrence of a predetermined initial phase of the cyclic sequence of pulses 18 synchronized. In this case, the multiplexer 9 generates in each cycle of the information packet 20 a redundant binary cycle message in the form of an inverse sum modulo two preceding redundant N binary cycle messages. The scrambler 10 within its structure generates a synchronous clock sequence of synchronization pulses 17 as a code without returning to zero a cyclic SRP of pulses 36 of length M of binary packages with the length of each binary message T / (N + 1), where M and N + 1 are mutually simple numbers, and also forms, at the moments of simultaneous coincidence of the given initial phases of the cyclic pulse band 36 of pulses 36 and the cyclic and frame sequence of synchronization pulses 18 and 19, the marker sequence of synchronization pulses 37 (its current pulses) with a pulse following period K M -T Then the scrambler 10 generates synchronously clock 17, cyclic 18 and marker 37 sequences of synchronization pulses from cyclic CRP pulses 36 converted cyclic CRP pulses 21 by replacing pulsed 36 pulses in each K -M (N 1) the binary sending following the moment of the formation of the current pulse of the marker sequence of the sync pulse 37. by the inverse sum modulo two N binary parcels preceding the binary K that is replaced by K -M (NH 1), and pulses 36 in the cyclic PSP are replaced, except for the mentioned binary K -M (N - 1)

посылки, каждой N + 1 двоичной посылки, следующей вслед за моментом по влени заданной начальной фазы цикловой последовательности импульсов 18 синхронизации , на сумму по модулю два N двоичныхparcels, each N + 1 binary parcel, following the moment of occurrence of a given initial phase of the cyclic sequence of synchronization pulses 18, for the sum modulo two N binary

посылок, предшествующих замен емой N+ 1 двоичной посылки. В сумматоре 11 по модулю два суммируют по модулю два текущую двоичную посылку информационного пакета 20 с текущей двоичной посылкойthe packages preceding the replaced N + 1 binary package. In modulator 11 modulo two summarize modulo two the current binary sending of the information packet 20 with the current binary sending

преобразованной циклической ПСП импульсов 21, образу тем самым скрембли- рованный электрический сигнал 22. Далее оптоэлектронный передатчик 12 преобразует скремблированный электрический сигнал 22 в передаваемый оптический сигнал 5. Благодар тому, что к каждым N двоичным посылкам информации, передаваемых в информационном пакете 20. добавл етс одна N + 1 избыточна двоична посылка, вthe converted cyclic SRP of the pulses 21, thereby forming the scrambled electrical signal 22. Next, the optoelectronic transmitter 12 converts the scrambled electrical signal 22 into the transmitted optical signal 5. Due to the fact that to each N binary information packets transmitted in the information packet 20. one N + 1 redundant binary parcel, in

передатчике 1 формируетс скремблированный электрический сигнал 22 с избыточностью R 1/(N + 1), котора будет тем меньше, чем больше выбрано N.transmitter 1 generates a scrambled electrical signal 22 with redundancy R 1 / (N + 1), which will be the smaller the larger the selected N.

Дл того, чтобы вместе с избыточнымиIn order to, along with the excess

двоичными посылками можно было передать весь объем информации, получаемый от источника информации (К -N двоичных посылок за период времени К -Т), длительность каждой двоичной посылки информационного пакета 20 и период следовани импульсов тактовой последовательности импульсов 17 синхронизации выбраны равными T/(N + 1), При этом период следовани избыточных двоичных посылок в информационном пакете 20 получаетс равным Т, в св зи с чем период следовани импульсов цикловой последовательности импульсов 18 синхронизации также равен Т. С помощью данного способа передачи можно передавать только такие информационные сигналы , длительность каждой двоичной посылки каждого из которых преобразуетс к ьели- чине, кратной T/N, но не большей Т, и к величине, кратной Т, но не большей К -Т Сthe binary parcels could transmit the entire amount of information received from the information source (K -N binary parcels for the time period K -T), the duration of each binary send of information packet 20 and the pulse period of the clock sequence of the synchronization pulses 17 are equal to T / (N + 1), In this case, the follow-up period of the redundant binary messages in information packet 20 is equal to T, and therefore the follow-up period of the cyclic pulse sequence 18 of synchronization pulses is also T. annogo transmission method can only transmit such information signals, the duration of each binary parcels each of which is converted to eli- rank multiple of T / N, but not greater than T, and to a multiple of T, but not greater than T K C

помощью тактовой и цикловой последовательностей импульсов 17 и 18 синхронизации , имеющих периоды следовани импульсов T/(N + 1) и Т соответственно, целесообразно уплотн ть в информациейный . пакет 20 только те информационные сигналы, вход щие во входной поток электрических сигналов 4, которые имеют длительность каждой двоичной посылки T/N,using clock and cyclic sequences of pulses 17 and 18 synchronization, having pulse periods T / (N + 1) and T, respectively, it is advisable to condense into information. packet 20 only those information signals entering the input stream of electrical signals 4, which have a duration of each binary T / N transmission,

2-T/N(N-1) -T/N, а с помощью цикловой2-T / N (N-1) -T / N, and using cyclic

и кадровой последовательностей импульсов 18 и 19 синхронизации, имеющих периоды следовани импульсов Т и К -Т соответственно , только те информационные сигналы, вход щие во входной поток электрических сигналов 4, которые имеют длительностьand personnel sequences of synchronization pulses 18 and 19, having pulse periods T and K -T, respectively, only those information signals entering the input stream of electrical signals 4 that have a duration

каждой двоичной посылки 2 -Т, 3 ТК -Т.each binary parcel 2 -T, 3 TC -T.

Этим обеспечиваетс максимальна плотность упаковки в информационный пакет 20 информационных сигналов, подаваемых на вход системы св зи. В соответствии со сказанным , необходимо вз ть такие параметры N, К, Т, которые приемлемы дл передачи имеющейс совокупности информационных сигналов. Кроме того, необходимо выбрать длину циклической ПСП импульсов 36 М, прин в компромиссное решение, так как, с одной стороны, увеличение М ведет к улучшению качества операции скремблирова- ни , к улучшению равенства веро тностей по влени нулей и единиц в скремблиро- ванном электрическом сигнале 22а, а с другой стороны ведет к увеличению времени вхождени в синхронизм в приемнике 3, к усложнению генераторов циклических ПСП импульсов. Благодар тому, что N -М - четное число и кажда N + 1 двоична посылка скремблированного электрического сигнала 22, за исключением упом нутой выше К -М- (N + 1) двоичной посылки, вл етс контрольным разр дом по четности предшествующих N двоичных посылок, в последовательности , состо щей из N + 1 двоичных посылок скремблированного электрического сигнала 22, где N + 1 двоична посылка - контрольный разр д по четности , всегда встречаетс хот бы один ноль и хот бы одна единица. Поэтому максимально возможна длина последовательности одинаковых по уровню двоичных посылок в скремблированном электрическом сигнале 22 ограничена числом 2 -.N. Исключением вл етс область скремблированного электрического сигнала 22, где встречаетс нарушение (инверси ) контрольного разр да по четности (упом нута К -М -(N + 1) двоична посылка), Здесь, из-за нарушени контрольного разр да по четности , максимально возможна длина последовательности одинаковых по уровню двоичных посылок в скремблированном электрическом сигнале 22 увеличиваетс доThis ensures maximum packing density in the information packet 20 of information signals fed to the input of the communication system. In accordance with the above, it is necessary to take such parameters N, K, T that are acceptable for transmitting the existing set of information signals. In addition, it is necessary to choose the length of the cyclic SRP of 36 M pulses, taken in a compromise solution, since, on the one hand, an increase in M leads to an improvement in the quality of the scrambling operation, to an improvement in the equality of probabilities of the appearance of zeros and ones in a scrambled electrical signal. The signal 22a, on the other hand, leads to an increase in the time of synchronization entry in the receiver 3, to the complication of the generators of cyclic SRP pulses. Due to the fact that N -M is an even number and each N + 1 binary sending of a scrambled electrical signal 22, with the exception of the above K -M- (N + 1) binary sending, is the parity check of the preceding N binary sending In a sequence consisting of N + 1 binary premises of a scrambled electrical signal 22, where N + 1 binary sending is a parity check bit, at least one zero and at least one unit is always encountered. Therefore, the maximum possible length of a sequence of identical-level binary packages in a scrambled electrical signal 22 is limited by the number 2 -.N. The exception is the area of the scrambled electrical signal 22, where a violation (inversion) of a check-even parity (mentioned K –M - (N + 1) binary premise) is encountered. Here, due to a check-check parity violation, the maximum possible the length of the sequence of equal-level binary premises in the scrambled electrical signal 22 is increased to

3 N + 1, Однако это нарушение необходимо дл того, чтобы в приемнике 3 по прин тому3 N + 1, However, this violation is necessary in order for receiver 3 to receive

скремблированному электрическому сигналу можно было восстановить требуемую синхронизацию кадровой и ПСП последовательностей . Дл восстановлени цикловойa scrambled electrical signal could restore the required frame synchronization and SRP sequences. To restore cyclic

синхронизации достаточно использование контрольных разр дов по четности скремблированного электрического сигнала 22.synchronization is sufficient to use parity check bits of the scrambled electrical signal 22.

Пусть на вход передатчика 1 подаютс следующие электрические сигналы: высоко0 частотный первичный сигнал 15 синхронизации с периодом следовани импульсов 40 не (частотой следовани импульсов 25 МГц), низкочастотный первичный сигнал 16 синхронизации с периодом следовани импуль5 сов синхронизации 400 не (частотой следовани импульсов 2,5 МГц), высокочастотный входной поток информационных сигналов 13, состо щий из восьми высокочастотных входных информационных сигна0 лов 25 с одинаковыми глаз-диаграммами, каждый из которых представл ет собой код без возвращени к нулю и имеет длительность каждой двоичной посылки 80 не (скорость передачи информации 12,5 Мбит/с),Let the following electrical signals be input to the transmitter 1: high-frequency primary synchronization signal 15 with a pulse repetition period of 40 (pulse frequency 25 MHz), low-frequency primary synchronization signal 16 with a synchronization pulse repetition period of 400 not (pulse frequency 2.5 MHz), a high-frequency input stream of information signals 13, consisting of eight high-frequency input information signals 25 with identical eye diagrams, each of which is one without returning to zero and has a duration of each binary parcel 80 not (information transfer rate 12.5 Mbit / s),

5 низкочастотный входной поток информационных сигналов 14, состо щий из четырех низкочастотных входных информационных сигналов 26 с одинаковыми глаз-диаграммами , каждый из которых представл ет собой5, a low frequency input stream of information signals 14, consisting of four low frequency input information signals 26 with the same eye diagrams, each of which is

0 код без возвращени к нулю и имеет длительность каждой двоичной посылки 400 не (скорость передачи информации 2,5 Мбит/с). Дл передачи такой совокупности сигналов выбраны следующие параметры:0 code without returning to zero and has a duration of each binary parcel 400 not (data transfer rate 2.5 Mbit / s). The following parameters were selected for the transmission of such a set of signals:

5 М 9,,К 5иТ 80нс. Соответственно из высокочастотного и низкочастотного первичных сигналов 15 и 16 синхронизации известными способами синхронизатор 8 формирует тактовую последовательность5 M 9, K 5iT 80ns. Accordingly, from the high-frequency and low-frequency primary synchronization signals 15 and 16 by known methods, the synchronizer 8 forms a clock sequence

0 импульсов 17 синхронизации с периодом следовани импульсов 8 не (частотой следовани импульсов 125 МГц), цикловую последовательность импульсов 18 синхронизации с периодом следовани импульсов0 synchronization pulses 17 with a pulse repetition period of 8 not (pulse frequency 125 MHz), a cyclic sequence of synchronization pulses 18 with a pulse repetition period

5 80 ис (частотой следовани импульсов 12,5 МГц) и кадровую последовательность им- пульсоо 19 синхронизации с периодом следовани импульсов 400 не (частотой следовани импульсов 2,5 МГц). В конкрет0 ном примере реализации способа передачи тактова последовательность импульсов 17 синхронизации формируетс в виде меандра , а импульсы цикловой 18 и кадровой 19 последовательностей импульсов синхрони5 зации вырабатываютс с длительностью 8 не. Перва ступень уплотнени мультиплексора 9 выполнена на п тиразр дном регистре 23 сдвига. На входы параллельной записи DO - D3 этого регистра подаютс низкочастотные входные информационные5 80 isp (pulse frequency 12.5 MHz) and the frame sequence of pulse synchronization 19 with pulse period 400 not (pulse frequency 2.5 MHz). In the concrete example of implementation of the method for transmitting the clock sequence of synchronization pulses 17, it is formed as a meander, and cyclic 18 and personnel 19 pulse sequences of synchronization pulses are generated with a duration of 8 ns. The first multiplexing stage 9 of the multiplexer 9 is made on a five-bit single shift register 23. At the inputs of the parallel recording DO-D3 of this register are fed low-frequency input information

сигналы 26 (четыре сигнала), а на п тый вход D4 - контрольные разр ды по четности этих сигналов, формируемые сумматором 28 по модулю два. Дл повышени пропускной способности системы св зи эти конт- рольные разр ды могут быть заменены на дополнительный п тый низкочастотный входной информационный сигнал 26, если не требуетс контроль по четности низкочастотного входного потока информационных сигналов 14, так как контроль по четности низкочастотного входного потока информационных сигналов 14 дл осуществлени .редлагаемого способа передачи не об зателен . Тактируетс регистр 23 сдвига по срезу импульсов цикловой последовательности импульсов 18 синхронизации. На управл ющий вход SO регистра 23 сдвига подаетс кадрова последовательность импульсов 19 синхронизации. При нулевом уровне на входе SO производитс последовательный сдвиг данных, записанных в регистр 23 сдвига, а при единичном уровне - параллельна запись информации в регистр 23 сдвига. При этом при параллельной записи данные с входа DO переход т непосредственно на выход QO. Таким образом на выходе QO регистра 23 сдвига образуетс из низкочастотного входного потока информационных сигналов 14 группе- вой электрический сигнал 29, имеющий скорость передачи 12,5 Мбит/с и содержащий контрольные разр ды по четности (заштрихованные двоичные посылки группового электрического сигнала 29, по- казанного на фиг. 5 в виде глаз-диаграммы). Аналогично работает втора ступень уплотнени , выполненна на дес тиразр дном регистре 24 сдвига. Этот регистр сдвига тактируетс тактовой последовательностью импульсов 17 синхронизации и управл етс по входу SO цикловой последовательностью импульсов 18 синхронизации. В регистре 24 :двига уплотн ютс во времени восемь высокочастотных входных инфор- мэционных сигналов 25, составл ющих высокочастотный входной поток информационных сигналов 13, один групповой электрический сигнал 29 и контрольные разр ды по четности этих сигналов, формируемые сумматором 27 по модулю два. В итоге на выходе регистра 24 сдвига формируетс информационный пакет 20 (на фиг. 5 избыточные двоичные посылки информационного пакета 20, как разр ды по четности, показа- ны заштрихованными). В данном примере информационный пакет 20 состоит из последовательности циклов длиной дес ть двоичных посылок и передает информацию совместно с избыточными двоичными посылками (контрольными разр дами по чет- ности со скоростью 125 Мбит/с. При весьма веро тном случае отсутстви входной информации (на вход системы св зи подаютс или одни нули, или одни единицы) информационный пакет 20 будет подобен цикловой последовательности импульсов синхронизации , что создает удобства дл налаживани системы св зи. Одновременно с уплотнением в мультиплексоре 9 скремблер 10 формирует из тактовой последовательности импульсов 17 синхронизации циклическую ПСП импульсов 36 в виде ПСП максимальной длины Дл .этого дев тирэз- р дный регистр 30 сдвига скремблера 10 работающий в режим последовательного сдвига данных, тактируетс по ходу С тактовой последовательностью импульсов 17 синхронизации. Непосредственно генератор циклической ПСП импульсов 36 состоит из п ти разр дов Q4 - Q8 регистра 30 сдвига, два из которых (Q4 и Q6) охвачены обратной св зью через сумматор 33 по модулю два и вход последовательной записи в регистр 30сдвига DL. Дл устранени зэлипани генератор циклической ПСП импульсов 36 на управл ющий вход SO регистра 30 сдвига при включении annapaTvpb; системы св зи подаетс сигнал 35 начальной установки единичного уровн . При наличии этого сигнала в разр ды регистра 30 сдвига Q4 - Q8 записываютс единичные уровни, присутствующие на входах D4 - D8 регистра 30 сдвига (на фиг. 4 едигичный электрический уровень имеет обозначение 1, а нулевой - О) Тем самым запрещена последовательность п ти нулей и после момента окончани сигнала 35 начальной установки скремблер 10 начинает формировать циклическую ПСП импульсов 36 длиной М 2 -1 31 двоичных посылок. Циклическую ПСП импульсов 36 можно сн ть с любого из выходов регистра 30 сдвига. При этом разница между выходными сигналами соседних разр дов регистра 30 сдвига будет заключатьс лишь в сдвиге циклической ПСП импульсов 36 на один такт. Начальна фаза циклической ПСП импульсов 36 определ етс по моменту по влени в этой ПСП последовательности из п ти единиц. Синхронизатор 8 формирует кадровую последовательность импульсов 19 так, что каждый ее импульс совпадает с одним из импульсов цикловой последовательности импульсов18синхронизации Поэтому дл формировани маркерной последовательности импульсов 37 синхронизации достаточно использовать кадровую последовательность импульсов 19 синхронизации и циклическую ПСП импульсов-36 , совпадение начальных фаз которых определ етс элементом 32 совпадени , выполненным на вентиле И, Соответственно на выходе элемента 32 совпадени формируетс маркерна последовательность импульсов 37 синхронизации. На выходе 00 регисфа 31 сдвига формируетс преобразованна циклическа ПСП импульсов 21. Дл этого регистр 31 сдвига тактируетс тактовой последовательностью импульсов 17 синхронизации и управл етс цикловой последовательностью импульсов 18 синхронизации. Во врем действи текущего импульса цикловой последовательности импульсов 18 синхронизации по срезу тактовой последовательности i/мпульсоз 17 синхронизации в дев ть разр дов регистра 31 сдвига записываютс с регистра 30 сдои-га дев ть следующих друг за другом двоичных посылок циклической ПСП импульсов 36. В дес тый разр д регистра сдвига в это врем записываетс двоична псч.ы.н а, формируема сумматором 34 по модулю двы как сумма по модулю два указанных дег ти двоичных посылок циклической ПСП им- пульсов 36. Этэ сумма по модулю два инвертируетс при по влении очередного импульса маркерной последовательности импульсов 37 синхронизации. После окончани текущего импульса цикловой последовательности импульсов 18 синхронизации происходит последовательный сдвиг данных, записанных в регистр 3 сдвига. Так формируетс преобразованна циклическа ПСП импульсов 21. На фиг. 5 кажда дес та двоична посылка преобразованной циклической ПСП импульсов 21 показана закрашенной. Это означает, что она получена суммированием по модулю два предшествующих дев ти двоичных посылок циклической ПСП импульсов 36, Кроме того, на фиг. 5 показана одна из этих двоичных посылок заштрихованной, чю означает инверсию суммы по модулю два предшествующих дев ти двоичных посылок циклической ПСП импульсов 36. В преобразованной циклической ПСП импульсов 21 в соответствии с периодом следовани импульсов маркерной последовательности импульсов 37 эта инверси суммы по модулю два встречаетс только один раз за К -М -{М+ + 1) 1550 тактов длительностью по 8 не и ее можно назвать маркером преобразованной циклической ПСП импульсов 36. На фиг. 5 показаны фрагменты циклических ПСП импульсов 36 и 21, соответствующие моменту по влени маркера. При этом циклическа ПСП импульсов 36 снимаема с выхода QO регистра 30 сдвига, опережает формируемую преобразованную циклическуюsignals 26 (four signals), and to the fifth input D4 - check bits for the parity of these signals, generated by modulator 28 modulo two. To increase the capacity of the communication system, these control bits can be replaced with an additional fifth low-frequency input information signal 26 if the parity check of the low-frequency input stream of information signals 14 is not required, since the parity check of the low-frequency input stream of information signals 14 for the implementation of the proposed transfer method is not mandatory. The shift register 23 is cut by the cutoff of the pulses of the cyclic sequence of the synchronization pulses 18. A frame sequence of synchronization pulses 19 is supplied to the control input SO of the shift register 23. At the zero level, at the input SO, a serial shift of the data recorded in the shift register 23 is performed, and at a single level, information is written in the shift register 23 parallel. At the same time, in parallel recording, data from the DO input goes directly to the QO output. Thus, the output of the QO shift register 23 is formed from a low-frequency input stream of information signals 14 of a group electric signal 29, having a transmission rate of 12.5 Mbit / s and containing parity check bits (shaded binary signals of group electric signal 29, shown in Fig. 5 in the form of an eye-chart). The second stage of compaction works similarly, made on the tenth of a trough bottom shift register 24. This shift register is clocked by a clock sequence of synchronization pulses 17 and is controlled on the input SO by a cyclic sequence of synchronization pulses 18. In register 24: the motor compresses in time the eight high-frequency input information signals 25, constituting the high-frequency input stream of information signals 13, one group electric signal 29 and the check bits for the parity of these signals generated by modulo 27. As a result, at the output of the shift register 24, the information packet 20 is formed (in Fig. 5, redundant binary parcels of the information packet 20, as parity bits, are shown shaded). In this example, information packet 20 consists of a sequence of cycles with a length of ten binary packages and transmits information together with redundant binary packages (parity check bits at a speed of 125 Mbps. With a very likely case of no input information (input communications are served either single zeros or one units) information packet 20 will be similar to a cyclic sequence of synchronization pulses, which creates convenience for setting up a communication system. Simultaneously with multiplexing into a multiplex The lexor 9 scrambler 10 generates from a clock sequence of synchronization pulses 17 a cyclic SRP of pulses 36 in the form of a SRP of the maximum length. For this nine-tyr erasure, the scrambler 10 shift register 30 operating in the serial data shift mode is clocked along the clock synchronization pulse sequence 17. Directly, the cyclic SRP pulse generator 36 consists of five bits Q4 - Q8 of the shift register 30, two of which (Q4 and Q6) are feedback-covered via modulo 33 and the input th register write 30sdviga DL. To eliminate the storing, the cyclic SRP pulse generator 36 is applied to the control input SO of the shift register 30 when the annapaTvpb is turned on; The communication system is given a single level initial setup signal 35. With this signal present, unit levels present at inputs D4 - D8 of shift register 30 are recorded in bits of shift register 30 Q4 - Q8 (in Fig. 4, the unit electric level is designated 1, and zero - O) Thus, the sequence of five zeros is prohibited and after the moment of termination of the initial installation signal 35, the scrambler 10 begins to form a cyclic SRP of pulses 36 of length M 2 -1 31 binary messages. Cyclic SRP pulses 36 can be removed from any of the outputs of the shift register 30. In this case, the difference between the output signals of the neighboring bits of the shift register 30 will consist only in a shift of the cyclic SRP of the pulses 36 by one clock cycle. The initial phase of the cyclic pulse bandwidth of the pulses 36 is determined by the time at which the sequence of five units appears in this bandwidth band. The synchronizer 8 generates a frame sequence of pulses 19 so that each of its pulses coincides with one of the pulses of a cyclic sequence of pulses 18 of synchronization. Therefore, to form a marker sequence of synchronization pulses 37, it is sufficient to use a frame sequence of synchronization pulses 19 and cyclic SRP of pulses-36, the coincidence of the initial phases of which is determined by the element 32 matches performed on the valve AND. Accordingly, a marker is formed at the output of the matching element 32. sequence of pulses 37 synchronized. At the output 00 of the shift register 31, the converted cyclic memory bandwidth of the pulses 21 is formed. For this, the shift register 31 is clocked by the clock sequence of the synchronization pulses 17 and is controlled by the cyclic sequence of synchronization pulses 18. During the operation of the current pulse of the cyclic sequence of synchronization pulses 18, the slice of the clock sequence i / sync 17 of the synchronization in nine bits of the shift register 31 is recorded from the register 30 of the slider nine consecutive binary cyclic pulsed pulses of pulses 36. Tenth The bit register register at this time is written as binary PSh.y.n.a, generated by the adder 34 modulo two as a sum modulo two specified money of binary parcels of a cyclic SRP of pulses 36. This is the sum modulo two invertir This occurs when the next pulse of the marker sequence of synchronization pulses 37 appears. After the end of the current pulse of the cyclic sequence of synchronization pulses 18, the data written to shift register 3 is sequentially shifted. This is how the converted cyclic SRP of the pulses 21 is formed. In FIG. 5 each tenth the binary sending of the converted circular CRP of the pulses 21 is shown painted over. This means that it is obtained by modulo-summing the two preceding nine binary premises of the cyclic SRP of the pulses 36. In addition, in FIG. 5 shows one of these binary premises of the shaded, which means the inverse of the sum modulo two preceding nine binary premises of the cyclic SRP of the pulses 36. In the converted cyclic SRP of the pulses 21, according to the pulse period of the marker sequence of pulses 37, this inversion of the modulo two sum meets only once per K -M - {M + + 1) 1550 cycles with a duration of 8 not, and it can be called a marker of the converted cyclic SRP of pulses 36. In FIG. 5 shows fragments of cyclic PSP pulses 36 and 21, corresponding to the moment of the appearance of the marker. In this case, the cyclic SRP of pulses 36, removed from the output QO of the shift register 30, is ahead of the transformed cyclic

ПСП импульсов 21 на один такт. Далее в сумматоре 11 по модулю два производитс суммирование по модулю два сформированного в мультиплексоре 9 информационногоPSP pulses 21 per cycle. Next, modulo 2 is summed modulo 2; modulo two are generated by information multiplexer 9.

пакета 20 с преобразованной циклической ПСП импульсов 21, В итоге получаетс скремблированный электрический сигнал 22, показанный на фиг. 5, в котором кажда дес та двоична посылка, содержаща из0 быточную двоичную посылку информационного пакета 20 и не синфазна маркеру (т.е. заштрихованна на фиг 5), есть инверсна сумма по модулю два предшествующих дев ти двоичных посылок скремблированногоthe packet 20 of the converted cyclic SRP of the pulses 21. As a result, the scrambled electrical signal 22 shown in FIG. 5, in which each tenth of a binary parcel containing an optical binary parcel of an information packet 20 and not in phase with the marker (i.e. shaded in FIG. 5), is the inverse of the modulo two preceding nine binary parcels of the scrambled

5 электрического сигнала 22, а кажда двоична посылка, синфазна маркеру (т.е. закрашенна на фиг. 5), есть сумма по модулю два предшествующих маркеру дев ти двоичных посылок скремблированного электрическо0 го сигнала 22. Все эпюры напр жений и глаз-диаграммы на фиг. 5 и последующих фиг. показаны без учета задержек в функциональных элементах, так как формирование всех сигналов производитс синхронно так5 товой последовательности импульсов 17 синхронизации.5 of the electrical signal 22, and each binary parcel, in-phase to the marker (i.e., shaded in Fig. 5), is the sum modulo two of the nine nine binary parcels of the scrambled electrical signal 22 preceding the marker. All the stress and eye diagrams on FIG. 5 and following FIG. are shown without taking into account delays in the functional elements, since the formation of all signals is performed synchronously, such as a sequence of synchronization pulses 17.

Приемник 3 работает следующим образом .Receiver 3 operates as follows.

Оптоэлектронный приемник 38 преоб0 разует прин тый оптический сигнал 6 в скремблированные электрические сигналы 48 и 49, идентичные скремблированному электрическому сигналу 22. Выделитель 39 тактовой частоты, выполн емый обычно вAn optoelectronic receiver 38 converts the received optical signal 6 into scrambled electrical signals 48 and 49, identical to the scrambled electrical signal 22. A clock frequency extractor 39, usually performed in

5 виде генератора тактовой частоты, управл емого напр жением, и кольца фазовой автоподстройки частоты, генерирует тактовую последовательность импульсов 50 синхронизации , идентичную тактовой последова0 тельности импульсов 17 синхронизации, и синхронизирует тактовую последовательность импульсов 50 синхронизации относительно скремблированного электрического сигнала 48 по момзнтам смены в нем элект5 рических уровней. Управл емый синхронизатор 40 формирует синхронно тактовой последовательности импульсов 50 синхронизации цикловые последовательности импульсов 51-54 синхронизации и кадровые5, of the form of a clock controlled voltage generator and a phase locked loop, generates a clock sequence of synchronization pulses 50 identical to a clock sequence of synchronization pulses 17, and synchronizes the clock sequence of synchronization pulses 50 relative to a scrambled electrical signal 48 by changing its electrically 5 levels. The controlled synchronizer 40 forms a synchronous clock sequence of synchronization pulses 50, cyclic sequences of synchronization pulses 51-54 and frame

0 последовательности импульсов 55 и 56 синхронизации , идентичные цикловой 18 и кадровой 19 последовательност м импульсов синхронизации соответственно. Дескремб- лер 42 внутри своей структуры формирует0 sequences of pulses 55 and 56 of synchronization, identical to cyclic 18 and framing 19 sequences of synchronization pulses, respectively. Descrembler 42 inside its structure forms

5 синхронно тактовой последовательности импульсов 50 синхронизации циклическую ПСП импульсов, идентичную циклической ПСП импульсов 36, и маркерную последова тельность импульсов синхронизации, идентичную маркерной последовательности5 synchronous clock sequence of pulses 50 synchronization cyclic CRP of pulses, identical to the cyclic CRP of pulses 36, and the marker sequence of synchronization pulses, identical to the marker sequence

импульсов 37 синхронизации Дл формировани маркерной последовательности импульсов синхронизации в дескремблер 42 поступает кадрова последоватеьлность импульсов 55 синхронизации формируема управл в, ым синхронизатором 40 так что ее начальна фаза совпадает с заданной начальной фазой ци ловой последовательности импульсор 52 синхронизации. Затем дескремблер 42 формирует синхронно тактовой 50, цикловой 52 и маркерной последо- пательност м импульсов синхронизации из циклической ПСП импульсов преобразованную циклическую ПСП ИМПУЛЬСОВ 59, иден- преобразованной циклической ПСП импульсов 21. В сумматор 43 по г-.одулю два суммируют по модулю два текущую двоичную посылку скремблированього электрического сигнала 40 с текущей двоичной посылкой, преобразованной циклической ПСП импульсов 59 образу тем самым де- скремблированный электрический сигнал 60. В демультиплексоре 44 при разуплотнении информации выдел ют каждую N + 1 двоичную посылку дескремблированного электрического сиг нада 60 по моменту по влени в цикловой последовательности импульсов 54 синхронизации заданной начальной фазы, идентичной заданной начальной фазе цикловой последова гельности импульсов 18 синхронизации При этом в демультиплексоре 44 формируют импульс ошибки при каждом несовпадении электрического уровн выделенной N 1 двоичной посылки дескремблированного эпектриче- ского сигнала 60 с заданным уровнем избыточной двоичной посылки информационного пакета 20, те при каждом несоответствии выделенной N 1 двоичной посылки дескремблированного электрического сигнала 60 контрольному разр ду по четности. Эти импульсы ошибок образуют на выхода мультиплексора 44 сигнал 61 сбоев. Счэтчик 45 частоты ошибок считает количество импульсов ошибок, имеющихс в заданном интервале времени в сигнале 61 сбоев. Интервал времени, необходимый дл подсчета заданной частоты ошибок, задаетс сигналом 62 сброса счетчика 45 частоты ошибок в исходное состо ние Сигнал 62 сброса формируетс синхронизатором 46 Если частота ошибок, измеренна счетчиком 45 частоты ошибок, превышает заданную величину, то счетчик 45 частоты ошибок подает на детектор 41 синхронизации сигнал 63 управлени режимом синхронизации такого уровн , при котором разрешаетс коррекци фаз формировани ци( повых 51- 54 и кадровых 55 и 56 последовательностей импульсов синхронизации и ., ическойsynchronization pulses 37 In order to form a marker sequence of synchronization pulses, the descrambler 42 receives a frame sequence of synchronization pulses 55 generated by controlling synchronizer 40 so that its initial phase coincides with a predetermined initial phase of the sequence of synchronization pulses 52. Then the descrambler 42 generates synchronously clock 50, cyclic 52 and marker sequences of synchronization pulses from cyclic SRP of pulses converted cyclic SRP of impulses 59, identically transformed cyclical SRP of pulses 21. In the adder 43 of the r-module there are two modulated two current a binary parcel of a scrambled electrical signal 40 with a current binary burst, converted by a cyclic SRP of pulses 59, thereby forming a de-scrambled electrical signal 60. In demultiplexer 44, the Each N + 1 binary parcel of the descrambled electrical signal 60 is selected according to the occurrence of a predetermined initial phase in the cycle sequence of synchronization pulses 54, identical to the specified initial phase of synchronization cycle pulses 18. In this case, an error pulse is generated in each demultiplexer the electrical level of the allocated N 1 binary parcel of the descrambled eectric signal 60 with the preset level of the redundant binary parcel information packet 20, those for each discrepancy between the selected N 1 binary sending of the descrambled electrical signal 60 to the parity check bit. These error pulses form a fault signal 61 at the output of the multiplexer 44. The error rate counter 45 counts the number of error pulses that are present at a given time interval in the fault signal 61. The time interval required for counting a given error rate is set by the reset signal 62 of the error rate counter 45 to the initial state. The reset signal 62 is generated by the synchronizer 46. If the error rate measured by the error rate counter 45 exceeds a predetermined value, the error rate 45 supplies the detector 41 synchronization signal 63 controls the synchronization mode of such a level at which correction of the phases of the formation of qi is allowed (the second 51–54 and the frame 55 and 56 sequences of synchronization pulses and.

ПСП импульсов. Получив разрешение на коррекцию фаз. детектор 41 синхронизации , выдел синхронизирующую информацию из скремблированного электрического 5 сигнала 48 синхронно тактовой 50 и цикловой 51 последовательност м импульсов синхронизации, формирует по выделенной синхронизирующей информации сигнал 57 коррекции фаз формировани цикловых по0 следовательностей импульсов 51-54 синхронизации и сигнал 58 коррекции фаз формировани кадровых, последовательностей ИМПУЛЬСОВ 55 и 56 синхронизации и циклической ПСП импульсов По сигналамPSP pulses. Having received permission to correct the phases. the synchronization detector 41, extracting synchronization information from the scrambled electric 5 signal 48 synchronously clock 50 and cyclic 51 sequences of synchronization pulses, generates, using the selected synchronizing information, the phase correction signal 57 forming the synchronization pulse sequences 51-54 and the personnel correction phase forming signal 58, sequences of PULSES 55 and 56 synchronization and cyclic pulse bandwidth According to the signals

5 57 и 58 коррекции производитс в управл емом синхронизатор0 40 и дескрембюре 42 коррекций фаз формировани упом нутых сигналов Таким образом, детектор 4 1 синхронизации синхронизирует цикловые 51-545 57 and 58 corrections are made in the controlled synchronizer 0 40 and the descrambling 42 of the phase correction for the formation of the aforementioned signals. Thus, the synchronization detector 4 1 synchronizes the cyclic 51-54

0 и кадровые 55 и 56 последовательности импульсов синхронизации и циклическую ПСП импульсов относительно скремблированного электрического сигнала 48. После коррек- ции фаз формировани упом нутых0 and the frame 55 and 56 sequences of synchronization pulses and cyclic pulse bandwidth relative to the scrambled electric signal 48. After the correction of the formation phases of the mentioned

5 сигналов производитс новый подсчет частоты ошибок в счетчике 45 частоты ошибок, Если при этом измеренна частота ошибок превышает заданную величину, то коррекци фаз упом нутых сигналов продолжает0 с . Если измеренна частота ошибок уменьшилась до заданных величин, что означает что дескремблированный электрический сигнал 60 стал идентичным инс} .рмационному пакету 20. то установ5 ленные фазы формировани цикловых 51- 54 и кадровых 55 и 56 последовательностей импульсов синхронизации и циклической ПСП импульсов фиксируют Дл этого сигналом 63 управлени режимом синхрониза0 ции формирование в детекторе 41 синхронизации сигналов 57 и 58 коррекции запрещаетс При частоте ошибок, не превышающей заданную величину, демультип- лексор 44 формирует на сигем выходе из5 signals, a new error rate is calculated in the error rate counter 45. If, in this case, the measured error frequency exceeds a predetermined value, the phase correction of the said signals continues for 0 s. If the measured error rate has decreased to the specified values, which means that the descrambled electrical signal 60 has become identical to the information packet 20. Then the established phases of the formation of cyclic 51-54 and frame 55 and 56 sequences of synchronization pulses and cyclic pulse bandwidth are fixed for this signal 63 of the synchronization mode control, the formation of correction signals in the detector 41 of the synchronization signals 57 and 58 is forbidden. At an error frequency not exceeding a predetermined value, the demultiplexer 44 forms IGEM exit from

5 дескремблированного элеюр веского сигнала 60 синхронно тактовой 50, цикловым 53 и 54 и кадровой 56 последовательност м импульсов синхронизации путем разуплотнени во времени высокочастотный выход0 ной лоток информационных сигналов 64 и низкочастотный выходной поток информационных сигналов 66, идентичные высокочастотному входному потоку информационных сигналов 13 и низкоча5 стотному входному потоку информационных сигналов 14 соответственно. Так как в конкретном описываемом примере реализации приемника 3, работающего по предлагаемому способу передачи, получаетс . что формирование высокочастотного выходногд потока информационных сигналов 64 в системе св зи опережает формирование низкочастотного выходного потока информационных сигналов 66 ровно на шесть тактов цикловой последовательности импульсов 54 синхронизации, то в схему приемника 3 введен блок 47 задержки, выполненный на регистрах сдвига и, соответственно , тактируемый цикловой последовательностью импульсов 54 синхронизации. На выходе блока 47 задержки формируетс высокочастотный выходной поток информационных сигналов 65, задержанный относительно высокочастотного входного потока информационных сигналов 13 настолько, насколько низкочастотный выходной поток информационных сигналов 66 задерживаетс в системе относительно низкочастотного входного потока информационных сигналов 14. Из восста- новленных вторичных сигналов синхронизации тактовой 50, цикловой 54 и кадровой 56 последовательностей импульсов синхронизации синхронизатор 46 формирует высокочастотный 67 и низкочастотный 68 первичные сигналы синхронизации, идентичные высокочастотному 15 и низкочастотному 16 первичным сигналам синхронизации соответственно. Высокочастотный и низкочастотный выходные потоки информационных сигналов 65 и 66 совместно с высокочастотным и низкочастотным первичными сигналами 67 и 68 синхронизации образуют на выходе приемника 3 выходной поток электрических сигналов 7, идентичный входному потоку электрических сигналов 4. Выходной поток электрических сигналов 7 передаетс потребителю, Кроме того, счетчик 45 частоты ошибок передает потребителю результаты измерени часто- ты ошибок в виде сигнала 69 частоты ошибок . По этому сигналу потребитель получает информацию о качестве передачи, может вы вить неисправность системы передачи, дать команду, по которой производитс пе- реключение на резервный канал св зи.5 descrambled eleurures of a strong signal 60 synchronously clock 50, cyclic 53 and 54 and framing 56 sequences of synchronization pulses by time decreasing the high-frequency output tray of information signals 64 and the low-frequency output stream of information signals 66, identical to the high-frequency input stream of information signals 13 and low-frequency 5 input stream of information signals 14, respectively. As in the concrete example implementation described, the receiver 3 operating on the proposed transmission method is obtained. that the formation of a high-frequency output of information signals 64 in a communication system is ahead of the formation of a low-frequency output stream of information signals 66 by exactly six cycles of a clock sequence of synchronization pulses 54, a delay block 47 is inserted into the receiver circuit 3, performed on shift registers and, accordingly, clocked by cyclic a sequence of pulses 54 synchronization. At the output of the delay unit 47, a high-frequency output stream of information signals 65 is generated, delayed with respect to the high-frequency input stream of information signals 13, as far as the low-frequency output stream of information signals 66 is delayed in the system relative to the low-frequency input stream of information signals 14. Of the recovered secondary clock synchronization signals 50 , cyclic 54 and frame 56 sequences of synchronization pulses synchronizer 46 generates high-frequency 67 minutes and 68 primary low frequency clock signals that are identical to the high-frequency low-band 15 and 16, the primary synchronization signals, respectively. High-frequency and low-frequency output streams of information signals 65 and 66, together with high-frequency and low-frequency primary signals 67 and 68 of synchronization, form at the output of receiver 3 an output stream of electrical signals 7 identical to the input stream of electrical signals 4. The output stream of electrical signals 7 is transmitted to the consumer. The error rate counter 45 transmits the error rate measurement results to the consumer in the form of an error rate signal 69. According to this signal, the consumer receives information about the quality of the transmission, can reveal the malfunction of the transmission system, give a command, which is used to switch to the backup communication channel.

В приводимом примере конкретной реализации приемника 3, работающего по данному способу передачи, дескремблер 42 построен по такой же схеме, какую имеет скремблер 10. Соответственно дескремблер 42 работает идентично скремблеру 10. Отличие заключаетс лишь в том, что на входы дескремблера 42 подаютс сигналы синхронизации , формируемые в приемнике 3, а на вход SO регистра 30 сдвига вместо сигнала 35 начальной установки подаетс сигнал 58 коррекции. Перед началом обработки прин того скремблированного электрического сигнала 48 в детекторе 41 синхронизацииIn the example of a specific implementation of the receiver 3 operating in this transmission method, the descrambler 42 is built according to the same scheme as the scrambler 10. Accordingly, the descrambler 42 operates identical to the scrambler 10. The only difference is that the sync signals are supplied to the inputs of the descrambler 42, generated in the receiver 3, and the correction signal 58 is supplied to the input SO of the shift register 30 instead of the initial setting signal 35. Before processing the received scrambled electrical signal 48 in the synchronization detector 41

производитс операци разрешени по времени , т.е. устран етс джиттер скремблиро- ванного электрического сигнала 48 относительно сформированной в выделителе 39 тактовой частоты тактовой последовательности импульсов 50 синхронизации. Дл этого тактовой последовательностью импульсов 50 синхронизации в регистре 70 сдвига стробируетс скремблированный электрический сигнал 48 в середине глаз- диаграммы. Полученный при этом на выходе СИ2 регистра 70 сдвига скремблированный электричесий сигнал 77 показан на фиг. 8. Алгоритмы поиска синхронизирующей информации в скремблированном электрическом сигнале 48 могут быть разнообразны . В данном примере он следующий. Дес ть следующих друг за другом двоичных посылок скремблированного электрического сигнала 48. поступающие на вход последовательной записи DL регистра 70 сдвига, т.е. на вход детектора 41 синхронизации , развертываютс во времени на выходах Q3 - Q12 регистра 70 сдвига синхронно восстановленной тактовой последовательности импульсов 50 синхронизации . Затем эти двоичные посылки суммируютс по модулю два и инвертируютс в сумматоре 72 по модулю два. Тем самым на выходе сумматора 72 по модулю два образуетс сигнал 78 контрол по четности скремблированного электрического сигнала 48. Результат контрол по четности, синфазный установленной в управл емом синхронизаторе 40 фазе формировани цикловой последовательности импульсов 51 синхронизации , запоминаетс в D-триггере 73 в виде сигнала 79 контрол по четности. Исходное состо ние D-триггера 73 нулевое. Если же в D-триггере 73 запоминаетс единичный уровень, то следующий D-триггер 74 через 8 не (один такт второй тактовой последовательности импульсов 50 синхрониза- ции)формирует сигнал 80 сброса D-триггера 73 в исходное состо ние. Частое по вление единичных уровней в сигнале 79 контрол по четности возможно только в двух случах: формируемые импульсы цикловой последовательности импульсов 51 синхронизации не синфазны контрольным разр дам по четности скремблированного электрического сигнала 77 или система св зи неисправна, например, в оптической линии св зи затухание оптического сигнала превышает норму. Следовательно , в случае исправности системы св зи частое по вление единичных двоичных посылок в сигнале 79 контрол по четности вл етс индикатором неправильности установки фазы формировани цикловой последовательности импульсов 51 синхронизации . При этом встречаютс случаи по влени в сигнале 79 контрол по четности двух единиц, следующих одна за другой Случай по влени в сигнале 79 контрол по четности двух единиц, следующих одна за другой, обнаруживаетс регистром 71 сдвига элементом 75 совпадени так, как показано это на фиг. 8. Дл этого на инвертирующий вход элемента 75 совпадени подаетс сигнал 63 управлени режимом синхронизации нулевого уровн , означающий, что частота ошибок, измеренна счетчиком 45 частоты ошибок, превыша- т норму, что соответствует случаю несинфазности импульсов цикловой последовательности импульсов 51 синхронизации контрольным разр дам по четности скремблированного электрического сигнала 77. В итоге на выходе элемента 75 совпадени по моменту совпадени текущего единичного импульса сигнала 79 контрол по четности, задержанного в регистре 71 сдвига на дес ть тактов частоты 125 МГц, с уровнем следующего импульса сигнала 79 контрол по четности формируетс очередной импульс сигнала 67 коррекции фазы формировани цикловой последовательности импульсов 51 синхронизации. Сформированный импульс сигнала 57 коррекции длительностью 8 не воздействует на управл емый синхронизатор 40 следующим образом . В исходном состо нии D-треггер 81 управл емого синхронизатора 40 находитс в нулевом состо нии, так как он тактируетс тактовой последовательностью импульсов 50 синхронизации, а на вход О триггера 81 вплоть до по влени импульса сигнала 57 коррекции подаетс нулевой уровень. Соответственно , тактова последовательность импульсов 50 синхронизации свободно проходит через элемент 82 селекции на счетный вход счетчика-делител 83 на дес ть в виде задающего сигнала 89. На выходе счетчика- делител 33 на дес ть за счет делени частоты 125 МГц образуетс циклова последовательность импульсов 90 синхронизации частотой 12,5 МГц, котора распредел етс по потребител м регистром 84 сдвига в нужных фазах формировани в виде цикловых последовательностей импульсов 51-54 синхронизации. Так формируютс цикловые последовательности импульсов 51-54 синхронизации в управл емом синхронизаторе 40 до момента коррекции. При по влении импульса сигнала 57 коррекции этот импульс задерживаетс в D-триггере 81 на полтакта частоты 125 МГц (4 не) и в виде задержанного сигнала 88 коррекции воздействует на элемент 82 селекции , селектиру один срез тактовой последовательности импульсов 50 синхронизации . В св зи с этим счетчик-делитель 83 частоты на дес ть досчитает до дес ти только за одиннадцать тактов тактовой последо- вательности импульсов 50 синхронизации, т.е. происходит коррекци фаз формировани цикловых последовательностей импульсов 51-54 синхронизации в сторону запаздывани на один такт частоты 125a time resolution operation is performed, i.e. the jitter of the scrambled electrical signal 48 is eliminated relative to the clock sequence of synchronization pulses 50 formed in the clock selector 39. For this, a clock sequence of synchronization pulses 50 in the shift register 70 gates a scrambled electrical signal 48 in the middle of the eye diagram. The scrambled electric signal 77 thus obtained at the output of the CI2 shift register 70 is shown in FIG. 8. The synchronization information search algorithms in the scrambled electrical signal 48 can be varied. In this example, it is as follows. Ten consecutive binary bursts of the scrambled electrical signal 48. received at the input of the sequential record of the DL shift register 70, i.e. to the input of the synchronization detector 41, are deployed in time at the outputs Q3 - Q12 of the shift register 70 of the synchronously recovered clock sequence of the synchronization pulses 50. These binary premises are then summed modulo two and inverted in modulator 72 modulo two. Thus, at the output of the modulator 72 modulo two, the parity check signal 78 of the scrambled electrical signal 48 is formed. The result of the parity check, which is in phase with the synchronization pulses 51 formed in the phase synchronizer 40 controlled phase, is stored in the D signal 73 parity check. The initial state of the D flip-flop 73 is zero. If a single level is memorized in the D-flip-flop 73, then the next D-flip-flop 74 through 8 not (one clock cycle of the second clock sequence of synchronization pulses 50) generates a reset signal 80 from the D-flip-flop 73 to the initial state. Frequent occurrence of unit levels in the parity control signal 79 is possible only in two cases: generated pulses of the cyclic sequence of synchronization pulses 51 are not in phase with the parity check bits of the scrambled electric signal 77 or the communication system is faulty, for example, in the optical link the optical attenuation signal exceeds the norm. Consequently, in the case of the health of the communication system, the frequent occurrence of single binary messages in the parity control signal 79 is an indicator of the incorrect setting of the formation phase of the frame sequence of synchronization pulses 51. There are cases of occurrence in the parity control signal 79 of two units following one after another. The occurrence of parity control signal 79 of two units following each other is detected by the shift register 71 by the matching element 75, as shown in FIG. . 8. To do this, the zero level synchronization mode control signal 63 is applied to the inverting input of the coincidence element 75, meaning that the error rate measured by the error rate counter 45 is higher than the norm, which corresponds to the case of non-sync pulses of the control bits 51 parity of a scrambled electrical signal 77. As a result, at the output of element 75, the moment of coincidence of the current single pulse of the parity check signal 79 coincided with With a shift 71 times per frequency of 125 MHz, with the next pulse level of the parity signal 79, the next pulse of the phase correction signal 67 of the cyclic sequence of synchronization pulses 51 is generated. The generated pulse of the correction signal 57 of duration 8 does not affect the controlled synchronizer 40 as follows. In the initial state, the D-trigger of the controlled synchronizer 40 is in the zero state, since it is clocked by the clock sequence of synchronization pulses 50, and the zero level is applied to the input O of the trigger 81 until the pulse of the correction signal 57 appears. Accordingly, the clock sequence of synchronization pulses 50 freely passes through the selection element 82 to the counting input of counter-divider 83 by ten as a master signal 89. At the output of divider counter 33 by ten, by dividing the frequency of 125 MHz, a synchronous pulse sequence 90 is formed a frequency of 12.5 MHz, which is distributed over the consumers by the shift register 84 in the desired formation phases in the form of cycle sequences of synchronization pulses 51-54. In this way, cyclic sequences of synchronization pulses 51-54 are formed in the controlled synchronizer 40 until the moment of correction. When a pulse of correction signal 57 appears, this pulse is delayed in a D-flip-flop 81 per half-cycle of 125 MHz (4 nons) and, as a delayed correction signal 88, affects the selection element 82, selecting one cut of the clock sequence of synchronization pulses 50. In this connection, the counter-divider 83 frequency per ten will count to ten in only eleven clocks of the clock sequence of synchronization pulses 50, i.e. Correction of the phases of the formation of the cyclic pulse sequences 51-54 of synchronization in the direction of delay by one cycle of the frequency 125 occurs

0 МГц. Описанный процесс коррекции фаз формировани цикловых последовательностей импульсов 51 -54 синхронизации будет происходить до тех пор, пока че установитс синфазность импульсов цикловой0 MHz. The described phase correction process of forming cyclic sequences of synchronization pulses 51 -54 will occur until the synchronization of cyclic pulses is established.

5 последовательности импульсов 51 синхронизации относительно контрольных разр ,- дов по четности скремблированного электрического сигнала 77. Возникновение такого момента показано на фиг. 8. С этого5 of the sequence of synchronization pulses 51 relative to the reference bits, parity signals of the scrambled electric signal 77. The occurrence of such a moment is shown in FIG. 8. From this

0 момента в сигнале 79 контрол по четности возникают лишь редкие одиночные импульсы единичного уровн , которые в идеальной системе св зи будут по вл тьс только через каждый 1550 тактов частоты 125 МГц в0 moments in the parity control signal 79, only rare single unit-level pulses occur, which in an ideal communication system will appear only every 1550 frequency cycles of 125 MHz in

5 моменты обнаружени контрольных разр дов по четности скремблированного электрического сигнала 77, содержащих маркер. Также в реальной исправной системе св зи в это врем возможно, но очень маловеро0 тно по вление в сигнале 79 контрол по четности ложных единичных импульсов, вызываемых действием помех на систему св зи . Поэтому с момента установлени синфазности импульсов цикловой последо5 ватепьности импульсов 51 синхронизации относительно контрольных разр дов по четности скремблированного электрического сигнала 77 (правильной синхронизации) коррекции фаз формировани цикловых по0 следовательностей импульсов 51-54 синхронизации прекращаетс на врем , достаточное дл правильного установлени фаз формировани остальных сигналов синхронизации приемника 3. В весьма малове5 ро тном случае, когда после установлени правильной синхронизации чикловой последовательности импульсов 51 синхронизации , все-таки, до момента завершени полной синхронизации в приемнике 3 воз0 никает в сигнале 79 контрол по четности парна последовательность единичных импульсов , описанный выше пошаговый процесс коррекции фаз формировани цикловых последовательностей импульсов5 moments for detecting parity check bits of a scrambled electrical signal 77 containing a marker. Also in a real serviceable communication system at this time it is possible, but it is very unlikely that false parity pulses in the parity control signal 79 caused by interference to the communication system appear. Therefore, since the synchronization of the pulses of the sync pulse 51 of the synchronization pulses relative to the parity check bits of the scrambled electrical signal 77 (correct synchronization) of the phase correction of the synchronization pulses 51-54, the synchronization of the sync pulses of the sync pulses 51-54 stops for a sufficient time for the correct establishment of the phases of the formation of the other synchronization signals receiver 3. In a very small case, when after establishing the correct synchronization, the chicle The sequence synchronization pulses 51, nevertheless, until completion of the full synchronization of the receiver 3 voz0 arises in the signal 79 parity Parn sequence of unit impulses as described above stepwise phase correction process of forming cyclic pulse sequences

5 51-54 синхронизации повтор етс вновь. Как было уже сказано, после установлени правильной синхронизации цикловой последовательности импульсов 51 синхронизации каждый импульс сигнала 79 контрол по четности, за исключением маловеро тныхложных импульсов, несет информацию о местонахождении в скремблированном электрическом сиг нале 77 маркера преобразованной циклической ПСП импульсов 21 Это свойство используетс дл установлени правильных фаз формировани кадровых последовательностей импульсов 55 и 56 синхронизации и циклической ПСП импульсов в приемнике. Дл этого каждый импульс сигнала 79 контрол по четности пропускаетс через элемент 76 разрешени коррекции , образу тем самым сигнал 58 коррекции . По очередному импульсу сигнала 58 коррекции, т.е. по обнаруженному в скремблированном электрическом сигнале 77 маркеру, в дескремблере 42 устанавливаетс требуема фала формировани циклической ПСП импульсов, так как на входы DO - D8 регистра 30 сдвига поданы соответствующие электрические уровни. Последующие импульсы си чала 58 коррекции, за исключением ложш импульсов , встречающихс гораздо ре - частоты повторени маркера, не сбивают правильное формирование циклической ПСП импульсов приемника, так как они повтор ютс с частотой повторени маркера (через каждые 1550 тактов мае юты 125 МГц) и имеют длительность 8 не (одного такта частоты 125 МГц), На фиг, 10 показан тот фрагмент скремблированного электрического сигнала 77, когда в этом сигнале обнаруживаетс маркер в виде очередного импульса сигнала 58 коррекции. По очеред ному импульсу сигнала 58 коррекции устанавливаютс также соответствующие фазы формировани кадровых последовательностей импульсов 55 и 56 синхронизации в управл емом синхронизаторе 40. Происходит это следующим образом. Счетчик-делитель 86 на п ть формирует на своем выходе из цикловой последовательности импульсов 51 синхронизации периодическую последовательность импульсов 91 с длительностью импульсов 80 не и частотой повторени импульсов 2,5 МГц. Периодическа последовательность импульсов 91 имеет первоначально неопределенную фазу формировани относительно скремблированного электрического сигнала 77. По моменту поступлени на вход управл емого синхронизатора 40 любого из импульсов сигнала 58 коррекции (единичного уровн ) счетчик-делитель 86 на п ть обнул етс . Если при этом каждый из этих импульсов сигнала 58 коррекции соответствует маркеру, то счетчик-делитель 86 на п ть начинает формировать периодическую последовательность импульсов 91 в нужной фазе.5 51-54 synchronization is repeated again. As already mentioned, after correct synchronization of the cyclic sequence of synchronization pulses 51, each pulse of the parity signal 79, with the exception of low-probability computational pulses, carries the location information in the scrambled electric signal 77 of the converted circular CRP pulses 21 This property is used to establish the correct phases of the formation of personnel sequences of pulses 55 and 56 synchronization and cyclic pulse bandwidth in the receiver. To do this, each pulse of the parity check signal 79 is passed through the correction resolution element 76, thereby forming the correction signal 58. On the next pulse of the correction signal 58, i.e. According to the marker detected in the scrambled electrical signal 77, the descrambler 42 sets the required file to form the cyclic SRP of the pulses, since the corresponding electrical levels are applied to the inputs DO – D8 of the shift register 30. Subsequent pulses of correction 58, with the exception of false pulses, which occur much more than the repetition frequency of the marker, do not interfere with the correct formation of the cyclic pulse bandwidth of the receiver pulses, since they repeat at the repetition frequency of the marker (every 1550 clock cycles of 125 MHz) and have a duration of 8 is not (one clock frequency of 125 MHz); FIG. 10 shows that fragment of a scrambled electric signal 77, when a marker is detected in this signal as a next pulse of the correction signal 58. By the successive impulse of the correction signal 58, the corresponding phases of the formation of the frame sequences of synchronization pulses 55 and 56 are also established in the controlled synchronizer 40. This happens as follows. The counter-divider 86 by five forms at its output from the cyclic sequence of synchronization pulses 51 a periodic sequence of pulses 91 with a pulse duration of 80 ns and a pulse repetition rate of 2.5 MHz. Periodic pulse train 91 has an initially undefined phase of formation relative to the scrambled electrical signal 77. As soon as the controlled synchronizer 40 arrives at any of the pulses of the correction signal 58 (unit level), the divisor counter 86 is zeroed by five. If, in addition, each of these pulses of the correction signal 58 corresponds to a marker, then the counter-divider 86 by five begins to form a periodic sequence of pulses 91 in the desired phase.

Соответственно, каждый п тый импульс цикловой последовательности импульсов 52 синхронизации, синфазный текущему импульсу периодической последовательностиAccordingly, every fifth pulse of the cyclic sequence of synchronization pulses 52, in phase with the current pulse of a periodic sequence

импульсов 91, пропускаетс на выход элемента 87 селекции. В св зи с этим на выходе элемента 87 селекции образуетс кадрова последовательность импульсов 55 синхронизации ,синхрон па скремблированномуpulses 91, is passed to the output of the selection element 87. In this connection, at the output of the selection element 87 a frame sequence of synchronization pulses 55 is formed, synchronized with the scrambled

электрическому сигналу 77, так как текущие импульсы сигнала 58 коррекции соответствуют моментам по влени маркера. Теперь все сигналы синхронизации и циклическа ПСП импульсов приемника 3 наход тс вelectric signal 77, since the current pulses of the correction signal 58 correspond to the moments of the appearance of the marker. Now all the synchronization signals and the cycle SRP of the pulses of the receiver 3 are in

требуемых фазах формировани относительно скремблированного электрического сигнала 77, в св зи с чем дескремблер 42 автоматически формирует маркерную последовательность импульсов синхронизации и преобразованную циклическую ПСП импульсов 59 также в требуемых фазах. Возможен временный срыв установленной синхронизации , если в сигнале 58 коррекции по витс ложный импульс до момента установлени запрета на формирование сигнала 58 коррекции. Однако этот срыв быстро ликвидируетс при по влении очередного импульса сигнала 58 коррекции,соответствующего маркеру. Так как на поискthe required phases of formation relative to the scrambled electric signal 77, in connection with which the descrambler 42 automatically generates a marker sequence of synchronization pulses and the converted cyclic CRP of the pulses 59 also in the desired phases. A temporary breakdown of the established synchronization is possible, if in the correction signal 58, the pulse is a false pulse until the establishment of a ban on the formation of the correction signal 58. However, this disruption is quickly eliminated when the next impulse of the correction signal 58 corresponding to the marker appears. Since the search

синхронизирующей информации в скремблированном электрическом сигнале 77 и на операции установлени синхронизма в приемнике 3 тер етс врем , то получаетс , что формирование преобразованной циклической ПСП импульсов 59 в рассматриваемом конкретном устройстве отстает по фазе относительно скремблированного электрического сигнала 77 на 12 тактов частоты 125 МГц. Поэтому дл осуществлени правильного дескремблировани формируетс в регистре 70 сдвига скремблированный электрический сигнал 49, задержанный относительно скремблированного электрического сигнала 77 на 12 тактов частоты 125the synchronization information in the scrambled electric signal 77 and the synchronization operation in receiver 3 is lost, it turns out that the formation of the converted cyclic pulse bandwidth 59 in the particular device under consideration is out of phase with respect to the scrambled electric signal 77 by 12 clocks of 125 MHz. Therefore, to achieve proper descrambling, a scrambled electrical signal 49 is generated in the shift register 70, delayed relative to the scrambled electrical signal 77 for 12 frequency cycles 125

МГц, Текуща двоична посылка задержанного скремблированного сигнала 49 суммируетс по модулю два с текущей двоичной посылкой, преобразованной циклической ПСП импульсов 59. В результате на выходеMHz, the current binary sending of the delayed scrambled signal 49 is modulo-two with the current binary sending converted by the cyclic pulse bandwidth of the pulses 59. As a result,

сумматора 43 по модулю два при установлении правильной синхронизации в приемнике 3 образуетс дескремблированный электрический сигнал 60, идентичный информационному пакету 20, Частота ошибок,adder 43 modulo two, when correct synchronization is established in receiver 3, a descrambled electrical signal 60 is generated, identical to the information packet 20, the error rate,

фиксируема в это врем счетчиком 15 частоты ошибок, резко падает до заданных величин , в св зи с чем счет, пк 45 частоты ошибок формирует в сигнале 63 управлени режимом синхронизацииединичный потенциал,The error rate recorded at this time by the counter 15 drops sharply to the predetermined values, and therefore the error rate pc 45 generates a single potential in the synchronization mode control signal 63,

запрещающий дальнейшую подачу сигналов 57 и 58 коррекции на управл емый синхронизатор 40 и дескремблер 42. Так завершаетс процесс установлени синхронизма в приемнике 3 и процесс дескремблировани . Разуплотнение де- скремблированного электрического сигна ла 60 производитс в демульгиплексоре 44. Дл этого каждые дегли двоичных посылок дескремблировэнного электрического CHI- нала 60 развертываютс во времени в регистре 92 сдвига синхронно тактовом последовательности импульсов 50 синхрс чизации и запоминаютс в регистре 93 сдвига по срезу очередного импульса цикло- вой последовательности импульсов 54 синхронизации . Так как циклова последовательность импульсоь 54 синхронизации формируетс в управл емом синхронизаторе 40 в требуемой фазе, то полученный на выходе регистра 93 сдвига высокочастотный выходной поток информационных сигналов 64, состо щий 13 восьми высокочастотных выходных информационных сигналов 99, идентичен высокочастот- ному входному потоку информационных сигналов 13. Кроме того, на выходе 08 регистра 33 сдвига образуетс групповой электрический сигнал 98, идентичный труп новому электрическому сигналу 2Р, а на вы- ходе Q9 того же регистра выдел ютс избыточные двоичные посылки дескрембли- рованного электрического сигнала 60. Производ т над всеми выходными сигналами регистра 93 сдвига операцию инверсного суммировани по модулю два. на выходе сумматора 96 по модулю два получаю сигнал 61 сбоев как сигнал контрол по четности. Подсчитыва количество импульсов единичного уровн , имеющихс в сигна- ле 61 сбоев в заданном интервале времени, определ ют частоту ошибок (веро тность ошибки) в системе св зи. Дл волоконно-оптических систем св зи задают, как правило, граничное значение дл веро тности ошиб- ки . В переходный период времени, т.е когда в приемнике 3 происходит установление правильной синхронизации, это граничное значение дл измер емой веро тности ошибки, определ емое сигналом 62 сброса (см. фиг. 6), желательно затрубить, например , вз ть равным . Така мера позвол ет ускорить изложенный выше процесс установлени синхронизма в приемнике 3, По аналогии с описанным процессом разуп- лотнени полученный групповой электрический сигнал 98 разуплотн етс дальше с помощью регистров 94 и 95 сдвига (см. фиг. 11). Дл этого регистр 94 сдвига тактируетс цикловой последовательностью импульсовprohibiting the further supply of signals 57 and 58 of the correction to the controlled synchronizer 40 and descrambler 42. This completes the process of establishing synchronism in the receiver 3 and the process of descrambling. Decompressed electric signal 60 is decompressed in a de-multiplexer 44. To do this, each de-binary signal of a descrambled electric CHI-channel 60 is deployed in time in a shift register 92 of a synchronous clock pulse sequence 50 sync chorization and stored in the shift register 93 in the next pulse of the alternating pulse 50 - howl pulse sequence 54 synchronization. Since the cyclic sequence of synchronization pulses 54 is formed in the controlled synchronizer 40 in the required phase, the high-frequency output stream of information signals 64, consisting of 13 eight high-frequency output information signals 99, obtained at the output of the shift register 93 is identical to the high-frequency input stream of information signals 13 In addition, at the output 08 of the shift register 33, a group electric signal 98 is generated, identical to a corpse of a new electric signal 2P, and at output Q9 of the same register you the redundant binary premises of the descrambled electrical signal 60 are made. An inverse modulo two summing operation is performed on all output signals of the shift register 93. At the output of the adder 96 modulo two, I get a signal 61 failures as a parity check signal. By counting the number of unit-level pulses present in the fault signal 61 at a given time interval, the error rate (error probability) in the communication system is determined. For fiber-optic communication systems, the limit value is usually set for the probability of error. In the transition period, i.e., when correct synchronization is established in the receiver 3, this limit value for the measured error probability, determined by the reset signal 62 (see Fig. 6), is desirable to be turned on, for example, to be equal. Such a measure speeds up the synchronization process described above in receiver 3. By analogy with the described decomposition process, the received group electric signal 98 is further decompressed using shift registers 94 and 95 (see Fig. 11). For this shift register 94 is clocked by a cyclic sequence of pulses.

53 синхронизации, а регистр 95 сдвига - кадровой последовательностью импульсов 56 синхронизации, которые формируютс в управл емом синхронизаторе 40 в требуемых фазах. Кадровую последовательность импульсов 56 синхронизации формирует в управл емом синхронизаторе 40 двухразр дный регистр 85 сдвига. Дл этого на вход последовательной записи DL регистра 85 сдвига подаетс кадрова последова те льность импульсов 55 синхронизации, а на тактирующий вход циклова последовательность импульсов 5 синхронизации. В данном конкретном устройство получаетс , что кадрова последовательность импульсов 56 синхронизации отличаетс от остальных сигналов синхронизации тем,ч го имеет длительность импульсов, равную СО не. В результате разуптотнени на выходе регистра 95 сдвига образуетс низкочастотньгй выходном поток информационных сигналов 66. состо щий из четырех низкочастотных выходных информационных сигналор 100, идентичный низкочастотному входному потоку информационных сигналов 14. Кроме того, на выходе Q4 регистра 95 сдвига образуютс двоичные посылки контроль ных разр дов по четности прин того низко- частотноговыходногопоюка53 is synchronized, and shift register 95 is a frame sequence of synchronization pulses 56, which are generated in the controlled synchronizer 40 in the required phases. The frame sequence of synchronization pulses 56 forms a two-bit shift register 85 in the controlled synchronizer 40. To do this, a frame sequence of synchronization pulses 55 is fed to the input of a sequential recording of the DL shift register 85, and a clock sequence of synchronization pulses 5 is applied to the clock input of a cycle. In this particular device, it turns out that the frame sequence of synchronization pulses 56 differs from the other synchronization signals in that it has a pulse duration equal to CO not. As a result of disconnection, the output of the shift register 95 produces a low-frequency output stream of information signals 66. consisting of four low-frequency output information signals 100, identical to the low-frequency input stream of information signals 14. In addition, at the output Q4 of the shift register 95, binary bursts of check bits are formed parity of a received low-frequency single-bang

Claims

information signals 66, which is used to check the transmission quality of the low-frequency output stream of information signals 66. For this, two moduli 101 failure signals are generated at the output of adder 97 by inverting modulo two of all the output signals of the shift register 95. Claims The method of synchronous transfer of discrete information in fiber-optic communication systems, consisting in that on the transmitting side they form cyclic and clock sequences of synchronization pulses with pulse tracking periods T and T / (N + 1), where N is non-correct. the number on the cycle period T form;, is the information packet with a clock frequency (N + 1) / T in the form of a sequence (N + 1) of binary packages in the code without returning to zero, whose N binary packages are information binary packages , (N + 1) - is an excessive binary sending of an information packet, and it is inserted at the moment of occurrence of a predetermined initial phase of the cycle sequence of synchronization pulses; a cyclic pseudo-random M-sequence with a clock frequency (N + 1) / is formed T, where M and (N + 1) are mutually simple numbers,

form the information packet scrambled signal with the duration of each binary sending T / (N + 1) and convert the scrambled signal into an optical, optical signal is transmitted through the optical fiber to the receiving side, on the receiving side convert the optical signal into a scrambled signal, form a clock sequence of synchronization pulses with the period of the pulse, equal to the period of the clock sequence of pulses on the transmitting side, synchronize the clock sequence of the pulse synchronization with a scrambled signal according to the moments of changing levels in it, form a synchronous clock sequence of synchronization pulses a cyclic pseudo-random M-sequence and a cyclic sequence of pulses

synchronization, which are copies of a cyclic pseudo-random M-sequence and a cyclic sequence of synchronization pulses on the transmitting side, respectively, form a descrambled signal with a duration of each binary send T / (N 1) from the scrambled signal, N + 1 a) binary sending of the descrambled signal at the moment of occurrence in a cyclic sequence of synchronization pulses of a given initial phase, which is identical to a predetermined initial phase of the cyclic sequence of pulses synchronization on the transmitting side, generate an error pulse at each discrepancy of the value of the selected (N 4 1) binary sending of the descrambled signal with the specified value of the redundant binary sending of the information packet, measure the error rate by counting the number of error pulses in a given time interval, extract information on frame synchronization from a scrambled signal, at a frequency of errors exceeding a specified value, synchronize the cyclic sequence of synchronization pulses and cyclic A generic pseudo-random M-sequence with a scrambled signal on the selected synchronization information, and at an error rate not exceeding a predetermined value, the phases of formation of the cycle sequence of synchronization pulses and cyclic pseudo-random M-sequence are fixed and separated from the descrambled signal by the cycle

The output information packet is composed of N information binary messages, characterized in that, in order to increase communication speed, a frame sequence of synchronization pulses with a pulse following period K -T and an initial phase coinciding with a predetermined initial phase of the pulse sequence is formed on the transmission side synchronization, where K is a natural number, in each information packet on the cycle period T the excess binary message is formed in the form of an inverse sum over mod two N information binary packages, synchronously with the information packet, divide the cyclic pseudo-random M-sequence into periods T equal to the cyclic period T, convert the cyclic pseudo-random M-sequence by replacing the (N + 1) -th binary sending on the period T when it coincides with a given period of a given initial phase of a cyclic pseudo-random M-sequence and a given initial phase of a frame sequence of pulses inverse modulo two N binary binary signals preceding replacements on all other periods T T / (N + 1) -th binary package modulo two N binary packages preceding the replaced binary package, the scrambled signal is generated by synchronizing on the cycle period T module two binary packages of the information packet and the converted cyclic pseudo-random M-sequence on the receiving side additionally form a synchronous cycle sequence of synchronization pulses frame sequence synchronization pulses, which are a copy of the frame sequence of synchronization pulses on the transmitting side, convert the cyclic pseudo-random M-sequence by replacing the binary message on the period T, similar to replacing in the cyclic pseudo-random M-sequence on the transmitting side, the descrambled signal is generated by synchronous summing over the modulus two binary premises of the scrambled signal and the converted cyclic pseudo-random M-sequence and, according to the synchronization information extracted from the scrambled CHI, the frame sequence of pulses is preset specified, the cadro synchronization phase is recorded with the scrambled pulse sequence by the signal and at the error rate not exceeding synchronization.

P

fm.Z

without

"

31

five

/

five"

J / ft

W

ss

S3

2

"

56

"

four

6465.

Th

W7

tt

Zi

(Pl / g. 7

50

Tj uijijTjaj4JiJiJiJ Lnj

XZXDOCXIXZ) OOC7 / -

80

Iff. JaJT nJTJlJlJlJnjl n

57

/

/ "

fl2 yu

/

JO

WITH

Ctf

91

&

about

RjaJTJlJTrLnJTJ-LTLri

GP

LTULTLnJljnJTJl n rLrL

Y / 0

SO

VL

If

-a

No

QQ Q1

ar

QJ 04

/ /

z

N

52

N

five/

, 07

L 55

ao o /

/

55

/

FIG. 9

JxЈ "iDCxzxiDcxrxiXDciracix

51

Jl

59 PCSOOCKZXIDOOCXIO

pdcxD cDCixixixixzjaacDei

60

OS5OS1ASH1X X1X) ShehesZS1X1 ® ®Asc

Jl

/ - rnr-Y- rY-y-y-Y-v g

FIG. ten

b

50

l

h (ZDЈKIXZXIDCIXZXIXZ CIXID CIXI

k

/ G-1.

- T1j-im.

F

DC

6I

UU - Sh:

/

Fig.12