SU1653151A1

SU1653151A1 - Three-state device

Info

Publication number: SU1653151A1
Application number: SU894667966A
Authority: SU
Inventors: Юрий Вениаминович Беленький; Геннадий Израилевич Берлинков; Михаил Гдальевич Каминский
Original assignee: Ленинградское Производственное Объединение "Электронприбор"
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1991-05-30

Abstract

Изобретение относитс к микроэлектронике и может быть использовано в интегральных схемах на базе КМДП-технологии. Цель изобретени - повышение надежности устройства. Это достигаетс путем устранени паразитного тиристорного эффекта. Элемент содержит р-канальные 1 - 4 и п-канальные 5-8 МДП-транзисторы, шину 9 питани , шину 11 выходного сигнала, шину 12 управл ющего сигнала , шины пр мого 15 и инверсного 16 входных сигналов, клемму 19 источника смещени подложки, конденсаторы 17 и 18. Введение шины 16, п-каналь- ных МДП-транзисторов 13 и 14 и конденсаторов 17 и 18 позвол ет осуществл ть зар д шины 11 через МДП-тран- зистор 6„ В результате шина 11 св зана тллько с п -област ми транзисторов 5 и 6, что исключает возможность возникновени паразитного тири- сторного эффекта в этом узле. 1 ил. 3 /The invention relates to microelectronics and can be used in integrated circuits based on CMD technology. The purpose of the invention is to increase the reliability of the device. This is achieved by eliminating the parasitic thyristor effect. The element contains p-channel 1-4 and p-channel 5-8 MIS transistors, power supply bus 9, output signal bus 11, control signal bus 12, forward bus 15 and inverse 16 input signals, substrate bias source terminal 19, capacitors 17 and 18. The introduction of bus 16, p-channel MOS transistors 13 and 14, and capacitors 17 and 18 allows the bus 11 to be charged through the MIS transistor 6 ". As a result, bus 11 is connected only -regions of transistors 5 and 6, which excludes the possibility of the occurrence of a parasitic thyristor effect in this node. 1 il. 3 /

Description

(54) ЭЛЕМЕНТ С ТРЕМЯ СОСТОЯНИЯМИ .(57) Изобретение относится к микроэлектронике и может быть использовано в интегральных схемах на базе КМДП-технологии. Цель изобретения повышение надежности устройства. Это достигается путем устранения паразитного тиристорного эффекта. Элемент содержит р-канальные 1-4 и п-ч<анальные 5-8 МДП—транзисторы, шину 9 питания, шину 11 выходного сигнала, шину 12 управляющего сигнала, шины прямого 15 и инверсного 16 входных сигналов, клемму 19 источника смещения подложки, конденсаторы 17 и 18. Введение шины 16, п-канальных МДП-транзисторов 13 и 14 и конденсаторов 17 и 18 позволяет осуществлять заряд шины 11 через МДП-транзистор 6. В результате шина 11 связана только с п^-областями транзисторов 5 и 6, что исключает возможность возникновения паразитного тиристорного эффекта в этом узле. 1 ил.(54) ELEMENT WITH THREE CONDITIONS. (57) The invention relates to microelectronics and can be used in integrated circuits based on KMDP technology. The purpose of the invention is to increase the reliability of the device. This is achieved by eliminating the parasitic thyristor effect. The element contains p-channel 1-4 and p-h <anal 5-8 MIS transistors, a power bus 9, an output signal bus 11, a control signal bus 12, a direct 15 and 16 inverse bus input signals, a substrate bias source terminal 19, capacitors 17 and 18. The introduction of the bus 16, p-channel MOS transistors 13 and 14 and the capacitors 17 and 18 allows the bus 11 to be charged through the MOS transistor 6. As a result, the bus 11 is connected only with the n ^ -regions of transistors 5 and 6, which eliminates the possibility of a parasitic thyristor effect in this node. 1 ill.

. SU,,„ 1653151 А1. SU ,, „1653151 A1

Изобретение относится к микроэлектронике и может быть использовано в интегральных схемах (ИС) на базе -КМДП-технологии.The invention relates to microelectronics and can be used in integrated circuits (ICs) based on -KMDP technology.

Цель изобретения - повышение надежности устройства за счет устранения паразитного тиристорного эффекта и уменьшение площади, занимаемой элементом на кристалле ИС.The purpose of the invention is to increase the reliability of the device by eliminating the parasitic thyristor effect and reducing the area occupied by the element on the IC chip.

На чертеже представлена схема предложенного элемента с тремя состояниями .The drawing shows a diagram of the proposed element with three states.

Элемент содержит четыре р—канальных 1 - 4 и четыре п-канальных 5-8 транзистора, истоки транзисторов 1 и 2 соединены с шиной 9 источника питания, истоки транзисторов 5, 7 и 8 соединены с общей шиной 10, сток транзистора 6 соединен с шиной 9 источника питания, его исток - со стоком транзистора 5 и с шиной 11 выходного сигнала, а затвор - со стоками транзисторов 3 и 7., затвор транзистора 5 соединен со стоками транзисторов 4 и 8, затворы транзисторов 1 и 2 подключены к шине. 12 управляющего сигнала и истокам транзисторов 3 и 4, сток транзистора 1 соединен с затворами транзисторов 3 и 7 и стоком пятого п-канального транзистора 13, сток транзистора 2 соединен с затворами транзисторов 4 и 8 и стоком шестого п-канального транзистора 14, затворы и истоки транзисторов 13 и 14 перекрестно соединены и подключены к шинам прямого 15 и инверсного 16 входных сигналов, конденсатор 17 включен между истоком и затвором транзистора 3, конденсатор 18 - между истоком и затвором транзистора 4, подложки р-канальных транзисторов 1 - 4 подключены к клемме 19 источника смещения подложки.The element contains four p-channel 1 - 4 and four p-channel 5-8 transistors, the sources of transistors 1 and 2 are connected to the bus 9 of the power source, the sources of transistors 5, 7 and 8 are connected to a common bus 10, the drain of the transistor 6 is connected to the bus 9 of the power source, its source is with the drain of transistor 5 and with the output signal bus 11, and the gate is with the drains of transistors 3 and 7., the gate of transistor 5 is connected to the drains of transistors 4 and 8, the gates of transistors 1 and 2 are connected to the bus. 12 of the control signal and the sources of transistors 3 and 4, the drain of transistor 1 is connected to the gates of transistors 3 and 7 and the drain of the fifth p-channel transistor 13, the drain of transistor 2 is connected to the gates of transistors 4 and 8 and the drain of the sixth p-channel transistor 14, the gates and the sources of transistors 13 and 14 are cross-connected and connected to the direct input bus 15 and inverse 16 input signals, the capacitor 17 is connected between the source and the gate of the transistor 3, the capacitor 18 is between the source and the gate of the transistor 4, the substrate of the p-channel transistors 1 to 4 are connected to the The volume 19 of the substrate bias source.

Схеме работает следующим образом.The circuit works as follows.

В режиме подготовки (восстановления) шины прямого 15 и инверсного 16 входных сигналов заряжены до величины напряжения источника питания (Е). На шине 12 управляющего сигнала потенциал общей шины 10. Затворы рканальных транзисторов 3 и 4 и пканальных транзисторов 7 и 8 заряжены до напряжения Е через открытие р-канальные транзисторы 1 и 2. При этом р—канальные транзисторы 3 и 4 закрыты, а п-канаиьные 7 и 8 открыты и затворы выходных η-канальных тран зисторов 5 и 6 разряжены до потенциала общей шины 10, Шина 11 выходного сигнала находится в состоянии с высоким импедансом.In the preparation (recovery) mode, the buses of direct 15 and inverse 16 input signals are charged to the voltage of the power source (E). On the control signal bus 12, the potential of the common bus is 10. The gates of the channel transistors 3 and 4 and channel transistors 7 and 8 are charged to voltage E by opening the p-channel transistors 1 and 2. In this case, the p-channel transistors 3 and 4 are closed, and p- channel 7 and 8 are open and the gates of the output η-channel transistors 5 and 6 are discharged to the potential of the common bus 10, the bus 11 of the output signal is in a high impedance state.

Посц,е установления логических уровней напряжения на шинах 15 и 16 соответствующие уровни устанавливаются на затворах транзисторов 3 и 7, 4 и 8. Пусть, например, на шине 15 прямого входного сигнала установился уровень 0, тогда на шине 16 инверсного входного сигнала - уровень 1. Соответственно на затворах транзисторов 3 и 7 также установится уровень 0”, а на затворах транзисторов 4 и 8 - уровень 1. При этом ' η-канальные транзисторы 13 и 8 и рканальный транзистор 3 оказываются открытыми, а η-канальные транзисторы 14 и 7 и р-канальный транзистор 4 закрытыми. После этого на шине 12 управляющего сигнала появляется высокий уровень напряжения (примерно равный удвоенному напряжению питания). р-Канальные транзисторы 1 и 2 закрываются, высокое напряжение через открытый р—канальный транзистор 3 поступает на затвор п-канального транзистора 6, открывая его и на шине 11 появляется напряжение источника питания, р—Канальный транзистор 4 остается закрытым, несмотря на высокий потенциал его истока, так как одновременно повышается потенциал его затвора через емкостную связь, осуществляемую конденсатором 18.Posst, e establishing logical voltage levels on buses 15 and 16, the corresponding levels are set on the gates of transistors 3 and 7, 4 and 8. Let, for example, level 0 be set on bus 15 of the direct input signal, then level 1 on bus 16 of the inverse input signal Accordingly, at the gates of transistors 3 and 7, level 0 will also be set, and at the gates of transistors 4 and 8 - level 1. At the same time, the η-channel transistors 13 and 8 and the channel transistor 3 are open, and the η-channel transistors 14 and 7 and p-channel transistor 4 closed. After that, a high voltage level appears on bus 12 of the control signal (approximately equal to twice the supply voltage). The p-channel transistors 1 and 2 are closed, the high voltage through the open p-channel transistor 3 goes to the gate of the p-channel transistor 6, opening it and the power supply voltage appears on the bus 11, the p-channel transistor 4 remains closed, despite the high potential its source, since at the same time the potential of its gate increases through capacitive coupling provided by the capacitor 18.

Транзисторы 1 и 2 необходимы для обеспечения в режиме восстановления полного напряжения питания в соответствующих узлах. Без этих транзисторов напряжение на затворах транзисторов 3 И 7, 4 и 6 составило бы Е_п - V_T, где Е_п - напряжение источника питания, a V_r - пороговое напряжение транзисторов 13 и 14. Пониженное исходное напряжение на затворах транзисторов. 3 и 7, 4 и 8 привело бы к необходимости увеличения емкости конденсаторов 17 и 18 для обеспечения надежного запирания транзисторов 3 или 4 в рабочем режиме.Transistors 1 and 2 are necessary to provide full power supply voltage in the respective nodes in the recovery mode. Without these transistors, the voltage at the gates of transistors 3 And 7, 4 and 6 would be E _p - V _T , where E _p is the voltage of the power source, and V _r is the threshold voltage of the transistors 13 and 14. The reduced initial voltage at the gates of the transistors. 3 and 7, 4 and 8 would lead to the need to increase the capacitance of the capacitors 17 and 18 to ensure reliable locking of the transistors 3 or 4 in operating mode.

В случаях же использования в качеств конденсаторов 17 и 18 бикапов (если технология не позволяет формировать слой диффузии под поликремниевой обкладкой конденсатора)In cases of using 17 and 18 pickups as capacitors (if the technology does not allow forming a diffusion layer under the polysilicon lining of the capacitor)

1653151 пониженного напряжения может не хватить для нормальной передачи перепада напряжения на шине 12 в узлы затворов транзисторов 3 и 7, 4 и 8. Уровень О на одной из групп затворов транзисторов 3 и 7 или 4 и 8 в рабочем режиме обеспечивается выбором соотношения между крутизной транзисторов 1 и 13, а также 2 и 14.1653151 undervoltage may not be enough for the normal transfer of the voltage drop across the bus 12 to the gate nodes of transistors 3 and 7, 4 and 8. Level O on one of the gate groups of transistors 3 and 7 or 4 and 8 in the operating mode is provided by the choice of the ratio between the transistor slope 1 and 13, as well as 2 and 14.

Переход в третье состояние происходит при одновременном сбросе потенциала управляющей шины 12 до потенциала общей шины и установлении высокого уровня напряжения на входных шинах 15 и 16.The transition to the third state occurs while simultaneously resetting the potential of the control bus 12 to the potential of the common bus and establishing a high voltage level at the input buses 15 and 16.

Транзисторы 13 и 14 в рабочем режиме выполняют функции, аналогичные функциям проходных (отсекающих) транзисторов в динамических повторителях. Они позволяют уменьшить емкость узла, в который производится емкостная передача, отсекая этот узел ‘ от значительной емкости входной шины и' позволяя тем самым уменьшить величину передающего конденсатора.Transistors 13 and 14 in the operating mode perform functions similar to the functions of pass-through (cut-off) transistors in dynamic repeaters. They make it possible to reduce the capacitance of the node into which capacitive transfer is made, cutting off this node ‘from the significant capacity of the input bus and thereby reducing the size of the transmitting capacitor.

Одновременно с помощью транзисторов 13 и 14 достигается и вторая цель - отделение КМОП узлов формирователей входных сигналов от узлов затворов транзисторов 3 и 7, 4 и 8, в одном из которых в рабочем режиме формируется напряжение выше напряжения питания. В противном случае повышенное напряжение, попадая на стоки р-канальных транзисторов КМОП узлов формирователей входных сигналов, вызывает паразитное открывание этих транзисторов.At the same time, with the help of transistors 13 and 14, the second goal is achieved - the separation of the CMOS nodes of the input signal conditioners from the gate nodes of the transistors 3 and 7, 4 and 8, in one of which a voltage above the supply voltage is generated in the operating mode. Otherwise, the increased voltage falling on the drains of the r-channel transistors of the CMOS nodes of the shapers of the input signals causes a parasitic opening of these transistors.

Подложки всех р—канальных транзисторов подключены к выходу встроенного генератора смещения подложки (используемому для защиты БИС от паразитных эффектов), который вирабатывает напряжение выше, чем напряжение питания, достаточное для запирания диодов подложка - сток (или исток)р—канальных транзисторов при подаче управляющего сигнала по шине 12. Возможно также подключение подложек р-канальных транзисторов к внешнему источнику смещения подложки.The substrates of all p-channel transistors are connected to the output of the built-in substrate bias generator (used to protect the LSI from spurious effects), which produces a voltage higher than the supply voltage sufficient to block the substrate-drain (or source) of the p-channel transistors when applying a control the signal on the bus 12. It is also possible to connect the substrates of the p-channel transistors to an external source of bias of the substrate.

Как видно из сказанного, шина 11 выходного сигнала связана только с ri* областями η-канальных транзисторов 5 и 6, что исключает возможность возникновения паразитного тиристорного эффекта в этом узле и повышает надежность ИС.As can be seen from the above, the output signal bus 11 is connected only with ri * regions of η-channel transistors 5 and 6, which eliminates the possibility of a parasitic thyristor effect in this node and increases the reliability of the IC.

обретения состояниями, сор—канальных и η-канальных транзисторов шестого η-канального тран· затворы и истоки пятого иacquisition of sixth η-channel trans · gates and sources of the fifth and

Кроме того, появляется возможность объединения истоковой п* области транзистора 6 со стоковой п¹ областью , транзистора 5 при топологической реализации элемента с тремя состояниями и, соответственно, уменьшения при этом площади, занимаемой элементом на кристалле ИС.In addition, it becomes possible to combine the source n * region of the transistor 6 with the drain n ¹ region, the transistor 5 in the topological implementation of the element with three states and, accordingly, reduce the area occupied by the element on the IC chip.

Claims

Mr. For Mula of

An element with three holding four η-channel transistors, direct input, output and control signal buses and a power supply bus, the sources of the first and second channel transistors connected to the power bus, the sources of the first, third and fourth η-channel transistors with a common bus , and the drain of the first η-channel transistor with an output bus, characterized in that, in order to increase the reliability and reduce the area occupied by the element on the integrated circuit chip, an inverse input signal bus is introduced into it, five the sixth and sixth η-channel transistors and two capacitors, and the 3Q drain of the second η-channel transistor is connected to the power bus, its source is with the output bus, and the gate is connected to the edemas of the third p- and η-channel transistors, the gate of the first p-channel transistor connected to the drains of the fourth p- and η-channel transistors, the gates of the first and second p-channel transistors are connected to the control bus and the sources of the third and fourth p-channel transistors, the drain of the first p-channel transistor is connected to the gates of the third p- and n ~ to onal transistors and the drain of the fifth η-channel transistor, a drain of the second p-channel transistor is connected to the gates of the fourth and the drain of the p- and ican, sixth n-channel _(transistors cross coupled and connected to the buses of the direct and inverse inputs, first and second capacitors included between the sources and gates of the third and fourth p-channel transistors, respectively, and the substrates of the p-channel transistors are connected to the terminal of the substrate bias source.