SU1635212A1

SU1635212A1 - Устройство считывани информации дл посто нного запоминающего устройства

Info

Publication number: SU1635212A1
Application number: SU884454556A
Authority: SU
Inventors: Владимир Павлович Сидоренко; Сергей Иванович Яровой; Анатолий Анатольевич Хоружий; Светлана Викторовна Куриленко
Original assignee: Предприятие П/Я Х-5737
Priority date: 1988-07-05
Filing date: 1988-07-05
Publication date: 1991-03-15

Description

1

(21)4454556/24

(22)05.07.88

(46) 15.03.91. Бю . № 10

(72) В.П.Сидоренко, С.И.Яровой,

А.А.Хоружий и С.В.Куриленко

(53)681.327.66 (038.8) (56) Патент ЕР 0.060.078,

кл. G 11 С 17/00, опублик. 1982.

Electronies February 24, 1983-, p.p. 89-93.

(54)УСТРОЙСТВО СЧИТЫВАНИЯ ИНФОРМАЦИИ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

(57) Изобретение относитс к вычислительной технике и может быть использовано в электрически программируемых посто нных запоминающих устройствах . Целью изобретени вл етс повышение быстродействи устройства считывани . Поставленна цель достигаетс за счет того, что устройство содержит группу блоков смещени и блок смещени формировател опорного напр жени , каждый из которых состоит из нагрузочного и ключевого транзисторов. 1 ил.

Изобретение относитс к вычислительной технике и может быть использовано в электрически программируемых посто нных запоминающих устройствах. Целью изобретени вл етс повышение быстродействи устройства считывани .

На чертеже приведена электрическа схема устройства.

Устройство содержит блок 1 зар да, коммутатор 2, матричный накопитель 3, блок 4 смещени , формирователь 5 опорного напр жени , дифференциальный усилитель 6, нагрузочный транзистор 7 блока 1, шину 8 питани устройства, вход 9 усилител 6, ключевой транзистор 10 блока 1, вход 11 установки (фиксации) напр жени блока 1, ключевой транзистор 12 коммутатора 2,группа входов 13 выборки устройства, информационные входы 14 устройства, за-.

поминающие транзисторы 15, 16 матричного накопител 3, адресные входы 17, 18 накопител 3 и формировател 5, шина 19 нулевого потенциала устройства , нагрузочный транзистор 20 блока 4 смещени , ключевой транзистор 21 блока 4 смещени , вход 22 выборки устройства, нагрузочные транзисторы 23-27 формировател 5 опорного напр жени , вход 28 усилител 6, первый 29 и второй 30 ключевые транзисторы формировател 5 опорного напр жени , запоминающие транзисторы 31 и 32 фор мировател 5 опорного напр жени , группу блоков 33 смещени .

Устройство считывани работает в двух режимах: считывани и хранени информации.

Дл реализации режима считывани на вход 22 блока 4 подаетс нулевой потенциап, запирающий трангшстоо

00

У1

о

ры 21. При этом одновременно все выходы блоков 4 зар жаютс до потенциала 1,0 В через соответствующий транзистор 20.

На вход 11 поступает потенциал 1,3 В, открывающий транзисторы 10 и 29. На вхоцы 17 и 13 подаетс потенциал , близкий к напр жению питани , открывающий транзистор 12 коммутатора 2.

Если выбранный транзистор 15 находитс в закрытом состо нии, т.е. пороговое напр жение ,0 В, то напр жение , равное 5,0 В, поступающее на затвор этого транзистора, недостаточно дл его отпирани . Вход 14 при этом начинает зар жатьс через транзисторы 7 и 10 до напр жени 1,2 В, при котором транзистор 10 запираетс , так как на затвор этого транзистора поступает потенциал 1,3В При запирании транзистор tO отдел ет большую нагрузочную емкость чыходов блоков 4 от малой нагрузочной емкости входа 9 дифференциального усилител 6. В результате потенциал на входе 9 усилител считывани , который повышаетс постепенно в соответствии с ростом потенциала на входе 14, при запирании транзистора 10 быстро нарастает до потенциала, равного 4,5 В.

15 находитс в открытом состо нии (т.е. пороговое напр жение ,0 В), то потенциал на входе 14 ограничиваетс напр жением 0,7 В, обусловленным токами через транзистор 7 и транзистор 20. При этом на входе 9 схемы дифференциального усилител 6 формируетс потенциал , равный 2,0 В.

На вход 28 усилител 6 подаетс опорное напр жение, создаваемое на стоке транзистора 29 формировател 5 опорного напр жени током разр да через транзистор 32, наход щийс в открытом состо нии, т.к. эти транзисторы наход тс только в состо нии с низким пороговым напр жением, т.е. VT«i2,0 В.

г

Благодар параллельному включению п ти транзисторов 23-27 в формирователе 5 опорного напр жени , идентичных транзистору 7, обеспечиваетс посто нна величина отношени токов считывани транзисторов 15, 31. При этом на входе 28 усилител 6 счиvce VT нул

Если транзистор

1635212Л

тывани формируетс опорное напр жение 3,5 В.

5

0

5

0

6 срав- напр - ток считы5

0

45

50

55

Дифференциальный усилитель нивает потенциал на входе 9 с жением на входе 28. Если вани транзистора 15 ниже ожидаемого, то и ток считывани транзистора 31 будет соответственно ниже, в результате чего изменитс и ток срабатывани усилител 6. Така схема позво- л ет сохранить работоспособность при наличии технологических разбросов.

При переключении в режим хранени на входы 11, 13, 17 поступает нулевой потенциал, запирающий транзистор 10 и транзистор 12 коммутатора 2. На вход 22 подаетс потенциал, близкий к напр жению питани , открывающий транзистор 21 блока 4, обеспечива нулевой потенциал на входах 14.

Преимущества устройства считывани состо т, во-первых, в повышении быстродействи при использовании в ЗУ большой информационной емкости i во-вторых, в повышении надежности работы запоминающего устройства, обусловленной увеличением времени хранени информации запоминающих транзисторов накопител в режиме хра- J нени .

Claims

Формула изобретени

Устройство считывани информации дл посто нного запоминающего устройства , содержащее блок зар да, вход установки напр жени которого вл етс входом установки напр жени устройства , коммутатор, информационные входы которого вл ютс информационными входами устройства, входы выборки коммутатора вл ютс группой входов выборки устройства, выходы коммутатора соединены с информационными входами блока зар да, формирователь опорного напр жени , входы выборки которого вл ютс входом выборки устройства, вход установки напр жени формировател опорного напр жени соединен с входом установки напр жени блока зар да, дифференциальный усилитель , первый и второй входы которого соединены с оответственно с выходом блока зар да и выходом формировател опорного напр жени , о т л -и ч а ю- щ е е с тем, что, с целью повышени быстродействи устройства, оно

516352

содержит группу блоков смещени и блок смещени формировател опорного напр жени , каждый из которых состоит из нагрузочного и ключевого транзис- - торов, затвор, сток, исток нагрузочного и исток ключевого транзисторов соединены соответственно с шиной нулевого потенциала устройства, шиной питани устройства, стоком ключевого JQ транзистора и шиной нулевого потенциала устройства, затвор ключевого транзистора блока смещени формировател опорного напр жени вл етс

в

А

з i

i 2О

п

2«

входом разрешени выборки устройства , затворы ключевых транзисторов блоков смещени объединены и соединены с затвором ключевого транзистора блока смещени формировател опорного напр жени , стоки ключевых транзисторов группы блоков смещени и сток ключевого транзистора блока смещени формировател опорного напр жени соединены соответственно с информационными входами коммутатора и информационным входом формировател опорного напр жени .