SU1702423A1

SU1702423A1 - Усилитель считывани дл запоминающего устройства

Info

Publication number: SU1702423A1
Application number: SU894749291A
Authority: SU
Inventors: Владимир Павлович Сидоренко; Сергей Иванович Яровой; Анатолий Анатольевич Хоружий; Светлана Викторовна Куриленко
Original assignee: Киевский научно-исследовательский институт микроприборов
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1991-12-30

Abstract

Изобретение относитс к вычислительной технике и предназначено дл использо- вани в интегральных электрически программируемых ПЗУ. Цель изобретени - повышение быстродействи усилител считывани . Поставленна цель достигаетс за счет введени элемента подавлени помехи на конденсаторе 53, а также введени в инвертор 6 ключевых транзисторов 50 и 51 с соответствующими св з ми. 1 ил.

Description

Изобретение относится к вычислительной технике и предназначено для использования в интегральных электрически программируемых ПЗУ.

Цель изобретения - повышение быстродействия усилителя считывания.

На чертеже изображена электрическая схема усилителя считывания в составе запоминающего устройства.

Устройство содержит блок 1 заряда, коммутатор 2, накопитель 3 информации, формирователь 4 опорного напряжения, блок 5 усиления, инвертор 6, шину 7 питания.

Блок 1 заряда состоит из транзисторов 8 и 9, входа 10 разрешения выборки, транзистора 11, шины 12 нулевого потенциала, транзисторов 13-15, выхода 16, транзистора 17, входа 18 предустановки.

Коммутатор 2 состоит из транзисторов 19 и входов 20.

Накопитель 3 состоит из информационных входов 21 . транзисторов 22 и 23, входов 24 и 25 выборки строк, транзистора 26, прямого входа 27 предустановки.

Формирователь 4 опорного напряжения состоит из транзисторов 28-33, выхода 34, транзисторов 35 и 36, информационного входа 37. транзисторов 38-40.

Блок 5 усиления состоит из транзисторов 41-44, выхода 45, транзистора 46, входа 47 установки.

Инвертор 6 состоит из нагрузочного транзистора 48, ключевых транзисторов 4951, выхода 52.

Усилитель также содержит элемент подавления помехи на конденсаторе 53.

Усилитель считывания работает в двух режимах: считывания и хранения информации.

Для реализации режима считывания на вход 10 подается нулевой потенциал, открывающий нагрузочные транзисторы 8, 9, 28 и 29.

На вход 47 поступает потенциал, разный 1,8 В, открывающий транзистор 46. На входы 20 и 24 подается потенциал, близкий к напряжению питания,, открывающий транзистор 19 коммутатора 2.

По фронту изменения адреса формируется сигнал предустановки с амплитудой, равной напряжению питания, и длительностью 20 нС, поступающий на вход 27. Инверсный сигнал предустановки поступает на вход 18. При этом передаточный транзистор 17 блока 1 заряда и второй ключевой транзистор 36 формирователя 4 опорного напряжения запираются. На входах 16 и 34 блока 5 усиления формируется высокий потенциал. Разрядный транзистор 26 матричного накопителя 3 и ключевой транзистор40формирователя 4 опорного напряжения открываются, и все входы 2 ’ и вход 37 формирователя опорного напряжения разряжаются до нулевого потенциала. По окончании сигнала предустановки на вход 27 поступает нулевой потенциал, запирающий разрядные транзисторы 26 накопителя 3 и разрядный транзистор 40 формирователя 4 опорного напряжения, а на вход 18 подается потенциал, близкий к напряжению питания, открывающий передаточные транзисторы 17 блока 1 заряда и ключевой транзистор 35 формирователя 4 опорного напряжения. При этом через открытые транзисторы 17 и 15 начинается перезаряд малой емкости входа 16 на большую емкостную нагрузку информационного входа 21.

Если выбранный запоминающий транзистор 22 находится в закрытая! состоянии, то напряжение, поступающее на его затвор, недостаточно для его отпирания. Информационный вход 21 при этом начинает заряжаться через открытые зарядный транзистор 13 и выходной транзистор '<5 блока 1 заряда.

При этом на выходе 16 блока 5 усиления формируется сигнал помехи, который может привести к его ложному срабатыванию.

Благодаря конденсатору 53 сигнал помехи компенсируется за счет перераспределения заряда через его емкость между входами 16 и 34 блока 5.

Как только потенциал на входе 21 достигнет уровня 1,6 В, который подается на затвор транзистора 11 и открывает его настолько, что благодаря наличию обратной связи обеспечивается запирание зарядного транзистора 13 и транзистора 15 блока 1 заряда. При запирании транзистор 15 отделяет большую) нагрузочную емкость информационного входа 21 от малой нагрузочной емкости входа 16 блока 5. В результате потенциал на входе 16 блока 5, который повышался постепенно в соответствии с ростом потенциала на информационном входе 21, при запирании транзистора 15 быстро нарастает до потенциала напряжения питания,

Если выбранный запоминающий транзистор 22 находится в открытом состоянии, то потенциал на информационном входе 21 начинает уменьшаться и ограничивается напряжением 1.5 В. обусловленном токами через открывающиеся транзисторы 13 и 15. на затворы которых при этом подается соответственно напряжение 2.6 и 3,3 В.

Таким образом, ток заряда через зарядный транзистор 13 и транзистор 15 вызывает ограничение тока разряда Информационного входа 21 на величину не более 0.1 В.

Благодаря наличию обратной связи в усилителе изменение напряжения на информационном входе 21 на 0,1 В вызывает подзапирание или приоткрывание ключевого транзистора 11,что приводит к увеличению или уменьшению напряжения на затворах зарядного транзистора 13 и транзистора 15 на величину 1,0 В. В результате десятикратно увеличенное изменение напряжения на входе 21 поступает на затворы зарядных транзисторов, что способствует скорейшему формированию на входе 16 блока 5 высокого, равного напряжению питания, или низкого, равного 2,5 В, уровней, соответствующих закрытому или открытому состоянию выбранного запоминающего транзистора 15.

На вход 34 блока 5 подается опорное напряжение, создаваемое на стоке выход, ного транзистора 33 формирователя 4 опор'> ного напряжения током разряда через выбранный избыточный транзистор 38, находящийся в открытом состоянии, так как эти транзисторы находятся только в состоянии с низким пороговым напряжением. Благодаря тому, что геометрическая ширина зарядного транзистора 31 формирователя 4 опорного напряжения в два раза больше геометрической ширины зарядного транзистора 13 блока 1 заряда, а другие транзисторы, имеющие одинаковое функциональное назначение, имеют и одинаковые геометрические размеры, обеспечивается постоянная величина отношения токов считывания запоминающих транзисторов 22 и 38. Пои этом на входе 34 блока 5 формируется опорное напряжение, равное 3.0 В,

Блок 5 сравнивает потенциал на входе 16. обусловленный током считывания выбранного запоминающего транзистора 22, с опорным напряжением на входе 34, обусловленного током считывания избыточного запоминающего транзистора 38 - аналога запоминающего транзистора матрицы. Если ток считывания запоминающего транзистора ниже ожидаемого, то и ток считывания избыточного транзистора будет соответственно ниже. В результате изменится и ток срабатывания усилителя считывания. Такая схема позволяет сохранить работоспособность при наличии технологических разбросов и геометрических уходов запоминающих транзисторов. В результате на выходе 45 дифференциального усилителя формируется сигнал, амплитуда которого изменяется от 4,0 до 0,6 В. Полученный сигнал поступает на инвертор 6, на выходе 52 которого формируется сигнал амплитудой от 0 до 5.0 В.

При переключении в режиме хранения на вход 10 разрешения выбора подается потенциал, близкий к напряжению питания, запирающий нагрузочные транзисторы 8 и 9 блока 1 заряда и нагрузочные транзисторы 26 и 29 формирователя 4 опорного напряжения. При этом запираются транзисторы 13 и 15 блока 1 и 31 и 33 формирователя 4 опорного напряжения, обеспечивая нулевой потенциал на всех шинах столбцов.

Claims

Формула изобретения

Усилитель считывания для запоминающего устройства, содержащий блок заряда, блок усиления, формирователь опорного напряжения, инвертор, состоящий из первого ключевого транзистора с каналом η-типа и агрузочного транзистора с каналом п-типа, сток которого подключен к шине питания усилителя, исток является выходом усилителя и соединен со стоком первого ключевого транзистора, исток которого подключен к шине нулевого потенциала усилителя.а затвор - к выходу блока усиления, вход установки которого является входом установки усилителя, информационный вход соединен с выходом блока заряда, вход разрешения выборки, информационный вход и вход предустановки которого является входом разрешения выборки, информационным входом и инверсным входом предустановки усилителя соответственно, опорный вход блока усиления соединен с выходом формирователя опорного напряжения, вход разрешения выборки и инверсный вход предустановки которого соответственно соединены с входом разрешения выборки и входом предустановки блока заряда, входы группы формирователя опорного напряжения являются входами выборки строк усилителя, прямой вход предустановки - прямым входом предустановки усилителя, отличающийся тем. что, с целью повышения быстродействия, усилитель содержит элемент подавления помехи на конденсаторе, первый и второй выводы которого соединены с информационным и опорным входами блока усиления соответственно, а инвертор состоит из второго и третьего ключевых транзисторов с каналами п- и p-типов соответственно, затворы которых соединены с затвором первого ключевого транзистора, стоки соединены с затвором нагрузочного транзистора, а истоки подключены к шине нулевого потенциала и шине питания усилителя соответственно.