SU1633493A1 - Интегрирующий аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к электро - иэмерительной технике и предназначено дл  построени  высокоточных средств измерени . Изобретение позвол ет повысить точность измерени  и расширить область применение посредством обеспечени  измерени  посто нного напр жени  произвольной пол рности. Поставленна  цель достигаетс  тем, что в интегрирующий аналого-цифровой преобразователь , содержащий операционные усилители 3 и 4, коммутаторы 1 и 9, интегратор 2, блок 7 управлени , преобразователь 8 временного интервала в код, источник 5 опорного тока, введены интегратор 6 и делитель 10 напр жени , 2 з.п. ф-лы, 4 илS (Л

Description

Изобретение относитс  к электроизмерительной технике и может быть использовано дл  построени  высокоточных средств измерений.

Цель изобретени  - повышение точности измерени  и расширение области применени  посредством обеспечени  измерени  посто нного напр жени  произвольной пол рности.

На Лиг. приведена функциональна  схема преобразовани ; на фиг.2 - временные диаграммы работы преобразовател ; на Фиг.З - функциональна  схема блока управлени ; на фиг.4 - сЪункциональна  схема преобразовател  временного интервала в код.

Преобразователь соедржит коммутатор 1, интегратор 2, операционные усилители 3 и 4, источник 5 опорного тока, интегратор 6, блок 7 управлени , преобразователь 8 временного интервала в код, коммутатор 9, делитель 10 напр жени , выполненный на резисторах, интегратор 2 выполнен на операционном усилителе 11, ключе 12, резисторах 13, конденсаторе 14. Коммутатор 1 выполнен на ключах 1 5.

Блок управлени  содержит генератор 16 опорной частоты, делитель 17 частоты, регистр 18 сдвига, RS-триггеры 19 и 20, элементы ИЛИ 21 26, (Ьормирователь 27 импульсов, элементы И 7.8-33, элемент ИЛИ 34.

Преобразователь временного интервала в код содержит управл емый сумматор 35 накапливающего типа, элементы 36 и 37 задержки, реверсивный

16334934

напр жение смешени  UCM соответственно . Интегрирование измер емого напр жени  Ь и напр жени  смешени  UCM ведетс  в течение интервала времени То/То,составл ет определенную часть образцового интервала времени Т. Следовательно , напр жение в точке а в момент времени t можно записать

следующим образом.

Мч) (

,

и

cm

  К U +

X Јц

V

T0+lJQ(t, ),(2)

где Ua(trt) - напр жение в точке а

Ъьв момент времени

0

5

R Ид.

«-,n C посто нна  времени ин1 теграгора 2;

J Ј - собственное напр жение смещени  интегратора 2; l q(,t() - напр жение в точке а о момент времени t, В момент времени t блок 7, выставл   соответствующие потенциальные уровни на своих первом - шестом управл ющих выходах, обеспечивает размыкание ключей коммутатора 9, ключа 12, КЛЮЧРЙ 15-2, 15-1 и 15-4 и за- 0 мыкание ключа 15-3. Следовательно, на первый информационный вход интегратора поступает опорное напр жение UG,, интегрирогзание которого ведетс  до момента времен ; t (в течение 5 интерната времени I , кроме того,

начина  с момента времени t- до момента L , по первому информационному выходу блока 7 в преобразователь 8 поступают импульсы опорной частоты fo ,

счетчик 38 старших разр дов, реверсив- о где они подсчитыва: тс  счетчиком старный счетчик 3е младших разр дов, перва  группа п+1 элементов И 40, втора  группа К+1 элементов И 41, где п+1 и К+1 соответственно число разр дов реверсивных счетчиков 38 и 39, Напр жение Ua(t.,) в точке а в моэлементы ИЛИ 42 и 43.

Интегрирующий аналого-цифровой преобразователь работает следующим образом.

В момент времени t((начало измерени  U) блок 7 на своих первом - шестом управл ющих выходах выставл ет потенциальные сигналы, обеспечивающие размыкание клнтчей коммутатора 9, ключа 12, ключей 15-2, 15-4 и замыкание ключей 15-2 и 15-1 коммутатора 1, в результате чего на первый и нтпрой ин сЬормационные входы интегра юра 2 поступает измер емое напр жение и

мент I о, равно

Ja(4)Mte)-(

U0- тс- Ц)Т,.

(/О

Так как коммутатор разомкнут, то операционный усилитель 3  вл етс  нуль-органом, т.е. выдел ет момент равенства нучю напр жени  в точке а (момент времени игнал с выхо,, операционного усити сл  3 поступает в блок 7, который, в свою очередь, обеспечивает размыкание ключей 15-1, 15-., 15-3 и 12 и замыкание ключей коммутатора 9, ключа |5-4, вследс1 ших разр дов. Код N(, получаемый в результате этого, равен

(3)

N,(t5-tu).

мент I о, равно

Ja(4)Mte)-(

U0- тс- Ц)Т,.

(/О

Так как коммутатор разомкнут, то операционный усилитель 3  вл етс  нуль-органом, т.е. выдел ет момент равенства нучю напр жени  в точке а (момент времени игнал с выхо,, операционного усити сл  3 поступает в блок 7, который, в свою очередь, обеспечивает размыкание ключей 15-1, 15-., 15-3 и 12 и замыкание ключей коммутатора 9, ключа |5-4, вследс1 вне чего интегрируетс  собственное напр жение смещени  1,, интегратора т.е. можно записать

Ua(t4)uq(u)+ i- 15T2.

(, Я.

Подставл   в выражение (5) зн l q(tj) из выражени  (4), а зате Ufl(t) из выражени  (2), можно писать

То 7, . То ,, Т(

Ua(t4), . „, „„ iv

+ L- le(T0-t-T,-t-T2)-HJq(t,)

Напр жение в точке г равно

ua(t4)uQ(t4)+i,

где Ij, - собственное напр жение смещени  буферного операционного усилител  3. Тогда, напр жение в точке в равно

U6((t4) Mt4)(l+ |±) + Ъ Э

1,1+{|.

Следовательно, напр жение в точке б равно

U5(t4)Ue(t4)(t4)(l-1- |i) +

+ ЧО+1Г -14.(9

кз

где 1ф - собственное напр жение смешени  операционного усилител  4

Напр жение I jCt) запоминаетс  на емкости интегратора 6. В момент времени Ц заканчиваетс  образцовый интервал времени Т. В этот же момент времени блок 7 обеспечивает размыкание ключей коммутатора 9 и замыкание ключа 12, что приводит к тому, что интегратор 2 сбрасываетс , т.е. происходит разр д конденсатора 14, Кроме того, происходит интегрирование вспомогательной опорной величины (тока 1О) интегратором 6, которое заканчиваетс  в момент времени t6, т.е. момент времени достижени  напр жением Ur(t) порогового уровн  (в данном случае нулевого). В этот у:е интервал времени из блока 7 по третьему информацией- ному выходу в преобразователь 3 поступают импульсы опорной частоты fo, где они подсчитываютс  счетчиком 39. Код NЈ, получаемый в результате этого , равен

(t6-t4)fcA(Ю)

е

6334936

Момент времени tfc, т.е. оконча ние интервала времени 0, выдел етс  операционным усилителе:: 4, который в течение этого интервала времени работает как нуль-орган. Сигнал с выхода операционного усилител  4 поступает на второй вход блока 7.

Согласно временной диаграмме мож- ном записать

10

35

40

45

55

jЈ 0/ Ge

Uj(t4)

В момент времени t,

(П)

начинаетс 

Uq(t7)-lla(ts) + (i исй+

В момент времени t7 блок

второй цикл преобразовани , по дли- 15 тельности равный первому (Т), В момент времени I. g блок 7 обеспечивает замыкание ключа 15-1, а все остальные ключи наход тс  в разомкнутом сое- то нии. Таким образом, на второй ин- 20 (Ьормационный вход интегратора 2 поступает напр жение смещени  UCM ко торое интегрируетс  в течение интервала времени. Следовательно, можно записать

tT / - IT /ж- 1 / IT . Ч rrt

(12)

7 обеспечивает замыкание ключа 15-3 к размы- 30 кание ключа 15-1. На червый информационный вход интегратора 2 поступает опорное напр жение -Uo, интегрирование которого продолжаетс  до момента времени tg, (в течение интервала времени t), кроме того, начина  с момента времени с7 до момента времени tg по второму информационному входу блока 7 в преобразователь 8 поступают импульсы опорной частоты fo, где они вычитаютс  в реверсивном счетчике 38. В результате на выходе данного счетчика с учетом (3) Формируетс  код разности т интервалов времени Т и Т-j, т.е.

Мт-(Т4-Тз)1:в,(13)

Напр жение UQ(te) в точке а в момент времени t« равно

50 Ua(te)UQ(t7)-(J-Ј- U0- 14)T3. (14)

Работа устройства на интервале времени Тд. аналогична работе устройства на интервале времени Т., поэтому можно записать

V4 ҐTЈ:uc«-

R,G,

Я«Г„

+.- lcCTe+Tft+T4)(t5);

(15)

Uj(t9)Uq(tg)(l+ ЈVl3(l+ f)-l4.(16)

R3

Кроме того, согласно временной диаграмме можно записать

«( .

(17)

Подставл   (15) в (16) и (6) в (9), а также принима  ( - , получим соответственно

Hl -+Ua (ts)(-l4;(18)

«W-ldb-11  

ReG,

R.G.

ьсм

г Uo 4 2

1 2У Лд Х

+ Д- 4+Uq(t)o/+%o(U(19)

ОЈ

Вычита  (19) из (18) и принима  Uq(t )Ud|(tu) ,получаем

Mt -Urfttf-C U,- U0 +

+ tUo).(20)

Начина  с момента времени t g до момента времени (интервал времени по четвертому информационному выходу блока 7 в- преобразователь 8 пступает опорна  частота f0. В резултате в реверсивном счетчике 34 с учтом (10) Лормируетс  код (М@) разности интервалов времени (У$, т.е

V(0,-0e)Јo.

(21)

Вычита  (17) из (11), получав;

1о

Urf(t)-U(J(tq) ()

(22)

Реша  совместно уравнени  (20) и (22), получаем

.-V

Uo

(23) Выбира 

- U0Gi(R4+R3)

где га - основание прин той системы счислени ; К - количество дополнительных младших разр дов, можно записать

()+m-fc(0,-64 TD. (2.4

Блок 7 работает следующим образом ,

В момент времени t , по тине Пуск импульс через элемент 34 сбр

0

5

O

5

0

5

0

5

сывает делитель 17 в нулевое состо ние , а через -элемент 22 устанаичнпа- ет регистр 18 в состо ние, соответствующее уровню логической 1 на первом его выходе, что, в свою очередь , обеспечивает по вление высокого потенциального уровн  на втором и шестом управл ющих выходах блока 7, по окончании временного интервала Т о (заданна  часть образцового интервала Т) в момент времени tg на первом выходе делител  17 по влетс  импульс, который через элемент 21 поступает на тактовый вход регистра 18. Вследствие это: г, на первом выходе регистра 18 сдвига по вл етс  низкий потенциальный уровень, а на второй выход - высокий потенциальный уровень , вследствие чего на п том управл ющем выходе блока 7 устанавливаетс  высокий потенциальный уровень, и, кроме того, открываетс  элемент И 28 и опорна  частота поступает на первый информационный выход блока 7. В момент времени t сигнал с первого входа блока 7 обеспечивает сдвиг логической I в третий разр д регистра 18, в результате чего на первом и четвертом чыходах блока 7 формируетс  высокий потенциальный уровень, а элемент И 28 закрываетс . В момент времени t4 (окончание образцового интервала времени Т) на втором выходе делител  17 формируетс  сигнал, двигающий логическую 1 в четвертый разр д регистра 18. Вследствие этого на третьем управл ющем выходе блока 7 Формируетс  высокий потенциальный уровень и, кроме того, взводитс  RS- триггер 19, высокий потенциальный уровень с выхода которого открываетс  элемент И 30 и опорна  частота 10 поступает на третий информационный вь(ход блока 7. Через интервал вре/ч

мени ijq, необходимый дл  полного разр да интегратора ., импульс, Нормируемый на третьем выходе делител  17, обеспечивает сброс через элемент 34 делител  17 и через элемент 21 сдвиг логической 1 в п тый разр д регистра 18, тем самым обеспечиваетс  высокий потенциальный уровень на шестом управл ющем выходе блока 7 (момент времени tg, Лиг. 2). В момент времени tfc (Лиг.2) сигнал с второго входа блока 7 сбрасывает триггер 19, В момент времени t7 (Лиг.2) импульс с первого выхода   лител  17 через эле

16

мент 21 поступает на тактовый вход регистра 18, сдвигает логическую 1 в шестой его разр д. Это приводит к тому, что на п том управл ющем выходе блока 7 формируетс  высокий потенциальный уровень и, кроме того, открываетс  элемент И 29, через который опорна  частота f0 с генератора 16 поступает на второй информационный выход блока 7. В момент времени tg сигнал с первого входа блока 7 через элемент 21 обеспечивает сдвиг логической 1 в седьмой разр д регистра 18, что, в свою очередь, приводит к тому , что на первом и четвертом управл ющих выходах блока 7 формируетс  высокий потенциальный уровень. В момент времени t) импульс с второго выхода делител  17 через элемент 21 поступает на тактовый вход регистра 18 и сдвигает логическую 1 в 8-й разр д, это обеспечивает формирование высокого потенциального уровн 

на третьем управл ющем выходе блока 1 открытие элемента И 32 - взведение RS-триггера 20, высокий потенциальный уровень с выхода которого открывает элемент 31, через который опорна  частота fo с генератора 16 поступает на четвертый информационный выход блока 7. В момент времени tg на выходе формировател  27 формируетс  импульс , поступающий на седьмой управл ющий выход блока 7. В момент времени t(о(фиг.2) на третьем выходе делител  17 формируетс  импульс, обеспечивающий обнуление регистра 18, делител  17. Кроме того, этот же импульс через открытый элемент 32 и элемент 22 поступает на установочный вход регистра 18, т.е. начинаетс  новый цикл измерени . В момент времени t сигнал с второго входа блока 7 проходит через открытый элемент 33, сбрасывает RS-триггер 20 и одновременно поступает на восьмой управл ющий выход блока 7, Преобразователь 8 временного интервала в код работает следующим образом. Опорна  частота ffl поступает на суммирующий вход реверсивного счетчика 38 в течение интервала времени Т(. В течение интервала времени То, опорна  частота fQ поступает на вычитающий вход этого же счетчика. В счетчике формируетс  код NT пропорциональный разности интервалов времени (Tj-Tj) .

NT (Т,- T5)f,

(25)

10

5

0

о

В момент времени t (фиг.2) сигнал с первого управл ющего входа преобразовател  8 открывает элементы АО и, проход  через элемент 43, обеспе чивает запись кода NT в сумматор 35, если Т, в пр мом коде, если TjtTj, то сигнал с управл ющего выхода счетчика 38 обеспечивает перепись кода NT в сумматор 35 в виде (NT+ 1).

На вычитающий вход реверсивного счетчика 39 опорна  частота fo поступает в течение интервала времени 8 , на суммирующий вход - в те- чениг интервала времени 6/. В данном счетчике формируетс  код Ng, пропорциональный разности интервалов времени (6 f QJ .

N0 (9a- G,)f о (26)

В момент времени (фиг.2) сигнал с второго управл ющего входа преобразовател  8 открывает элементы И 41 и через элемент 43 обеспечива- ,. ет запись кода NQ в сумматор 35. Причем состо ние управл ющего выхода реверсивного счетчика 38 определ ет режим сложени  кодов NT и Ng.

Если, 8 - 0,j, то соответственно T,7TV тогда

Ng NT - (27)

Если , то соответственно , тогда

N5. (NT-H) + (Ne+O

(28)

Таким образом, в момент времени t

(I

(фиг.2) на выходе сумматора 35 формируетс  код NJ-, пропорциональный измен емому напр жению и содержащий информацию о знаке этого напр жени  в слоем К+(п+1) разр де.

Сброс счетчиков 38 и 39 производитс  сигналом с выходов элементов 36 и 37 в моменты времени (t + Ј3) и (t(1 + ) соответственно.

Анализиру  функцию преобразовани  (24), можно отметить, что исключена погрешность, обусловленна  напр жением смещени  блока сравнени  известного преобразовател . того , использование источника опорного напр жени  позвол ет исключить муль типлекативную погрешность,.возникающую в результате использовани  источника опорного тока в известном устройстве. Исключение из цепей интегрирующего конденсатора коммутирующих ключей позвол ет ликвидировать погрешность преобразовани , обусловленную оЪтаточными параметрами этих

ключей и возможными коммутационными выбросами, а также приводит к упрощению устройства.

Кроме того, устройство позвол ет измер ть посто нное напр жение смещени  (UCM |UXJ ).

Claims (3)

1. Интегрирующий аналого-цифровой преобразователь, содержащий первый операционный усилитель, первый коммутатор , первый информационный вход которого  вл етс  шиной нулевого потенциала , второй информационный вход  вл етс  шиной источника измер емого напр жени , первый управл ющий вход соединен с первым управл ющим выходом блока управлени , второй управл ющий вход соединен с вторым управл ющим выходом блока управлени , третий управл ющий выход которого подключен к установочному входу первого интегратора , четвертый управл ющий выход соединен с управл ющим входом второго коммутатора, первый выход которого объединен с выходом источником тока, выход первого интегратора подключен к неинвертирующему входу второго операционного усилител , выход которого соединен с первым входом блока управлени , первый информационный выход которого подключен к первому информационному входу преобразовател  временного интервала в код, выход которого  вл етс  выходной шиной, отличающийс  тем, что, с целью повышени  точности измерени  и расширени  области применени  за счет обеспечени  измерени  посто нного напр жени  произвольной пол рности , в него введены делитель напр жени  и второй интегратор, выход которого объединен с инвертирующим входом первого операционного усилител , выход которого соединен с вторым входом блока управлени  и первым информационным входом второго коммутатора, второй выход которого непосредственно соединен с инвертирующим входом первого операционного усилител  и через делитель, напр жени  соединен с инвертирующим входом второго операционного усилител , выход которого подключен к второму информационному входу второго коммутатора, п тый и шестой управл ющие выходы блока управлени  соединены соответственно с треo

5

0

5

0

5

0

5

0

тьим и четвертым управл ющими входами первого коммутатора, третий и четвертый информационные входы которого  в-- л ютс  соответственно шинами источников опорного напр жени  и напр жени  смещени , первый и второй выходы первого коммутатора соединены соответственно с первым и вторым информационными входами интегратора, второй, третий и четвертый информационные выходы блока управлени  подключены соответственно к второму, третьему и четвертому информационным входам преобразовател  временного интервала в код, седьмой и восьмой управл ющие выходы подключены соответственно к первому и второму управл ющим входам преобразовател  временного интервала в код, третий вход блока управлени   вл етс  шиной Пуск.

2. Преобразователь по п.1, о т - личающийс  тем, что блок управлени  выполнен на делителе частоты , регистре сдвига, первом и втором RS-триггерах, формирователе импульсов , семи элементах ИЛИ, шести элементах И, генераторе опорной частоты, выход которого подключен к первым входам первого, второго, третьего и четвертого элементов И и счетному входу делител  частоты, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ, выход которого подключен к тактовому входу регистра сдвига, первый выход которого соединен с первым входом второго элемента ИЛИ и  вл етс  вторым управл ющим выходом блока, второй выход соединен с первым входом третьего элемента ИЛИ и вторым входом первого элемента И, третий выход соединен с первым входом четвертого элемента ИЛИ, четвертый выход соединен с первым входом п того элемента ИЛИ и S-входом первого RS-тригге- ра, п тый выход соединен с вторым входом второго элемента ИЛИ, шестой выход соединен с вторым входом третьего элемента ИЛИ и вторым входом второго элемента И, седьмой выход соединен с входом формировател  импульсов и вторым входом четвертого элемента ИЛИ, восьмой выход соединен с вторым входом п того элемента ИЛИ, с S-входом второго RS-триггера и первым входом п того элемента И, второй вход которого объединен с первым входом п того элемента ИЛИ и подключен к третьему выходу делител  частоты, установочный вход которого соединен с выходом шестого элемента ИЛИ, второй вход которого  вл етс  третьим входом блока и объединен с первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, а выход попключен к установочному входу регистра сдвига первым входом блока  вл етс  четвертый вход первого элемента ИЛИ, вторым входом блока  вл етс  первый вход шестого элемента И, который соединен с R-входом первого RS-триггера, выход которого подключен к второму входу третьего элемента И, выход которого  вл етс  третьим информационным выходом блока, четвертым информационным выходом которого  вл етс  выход четвертого элемента И, второй вход которого объединен с вторым входом шестого элемента И и соединен г. выходом второго RS-триггера, выход шестого элемента И подключен к R-входу второго RS-триггера и  вл етс  восьмым управл ющим выходом блока, седьмым управл ющим выходом которого  вл етс  выход формировател  импульсов, шестым, п тым и четвертым управл ющими выходами блока  вл ютс  соответственно выходы второго, третьегс и четвертого элементов ИЛИ, первым и третьим управл ющими выходами блока  вл ютс  соответственно выходы четвертого и п того элементов ИЛИ, первыми и вторыми информационными выходами блока  вл ютс  соответственно выходы первого и второго элементов И.

3. Преобразователь по п.1, о т л и- ча ющийс  тем, что преобразователь временного интервала в код содержит два элемента задержки, первый и второй реверсивные счетчики, первую группу п+1 элементов И, вторую группу К+1 элементов И, где п+1 и К+I - число разр дов первого и второго реверсивных счетчиков, элемента ИЛИ и управл емый сумматор накапливающего типа, выход которого  вл етс  выходом преобразовател , первым информационным входом которого  вл етс  суммирующий вход первого реверсивного счетчика, вторым информацион

5

0

5

0

5

0

5

0

ным входом  вл етс  вычитающий вход первого реверсивного счетчика, третьим информационным входом  вл етс  вычитающий вход второго реверсивного счетчика, четвертым информационным входом  вл етс  суммируюший вход второго реверсивного счетчика, первым управл ющим входом  вл етс  вход первого элемента задержки, который соединен с первыми входами чпементо  И первой группы п+1 элементов И и первым входом первого элемента ИЛИ, вторым ; правл югаим входом преобразовател   вл етс  вход второго элемента задержки, который соединен с первыми входами элементов второй группы К+1 элементов И ирторым входом второго элемента ПЛИ, ьыход которого подключен к входу еннхрогизации управл емого сумматора накапливающего типа, информационные входь г первого по К-й которого подключены к выходам соответствующих элементов II второй группы К+1 элементов И, (К+1)-й информационный вход 1 правл емогч сумматора, накапливающего типа соединен с выходом второго элемента ИЛИ, первый и второй входы которого cot/и-Ч.-НЫ соответственно с выходом СК+Р. -го элемента И второй группы К+ 1 элс-MriHTOi: И и выходом первого элемента И первой группы п+1 .1чементов И, информационные входы с (К+2)-го по (К+п+1)-й управл емого сумматора накапливающего типа соединены соответственно с выходами элементов И с второго по (п+1)-и первой группы п+1 элементов И, управл ющий вход соединен с управл ющим выходом первого реверсивного счетчика, информационные выходы с первого по (п+1)-й которого соединены соответственно с вторыми входами элементов И первой группы п+1 элементов И, вторые входы элементов И второй группы К+1 элементов И соединены с соответствующими выходами второго реверсивного счетчика, установочный вход которого объединен с установочным входом управл емого сумматора на капливак чего типа и подключен к выходу второго элемента задержки, выход первого элемента задержки соединен с установочным входом первого рет версивного счетчика.

у1

I

tf

Редактор Н.Патаренко

Составитель А.Титов Техред Л.Олийнык

-Заказ 622

Тираж 464

ВНШШИ Государственного комитета по изобретени м и открыти м при I КН ci1 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Корректор Н.,

Подписное