SU1628210A1 - Устройство дл контрол качества канала св зи с шумоподобными сигналами - Google Patents

Abstract

Изобретение относитс  к технике св зи. Целью изобретени   вл етс  повышение точности контрол  и расширение функцицнальных возможностей устройства. Блоки 39 и 40 делени  по сигналу с выхода формировател  13 С/) А гЯ

Description

принимают операнды на вторые входы с выхода сумматора 29, на первый вход блока 40 поступает операнд с выхода регистра 32, а на первый вход блока 39 поступает операнд с выхода .. сумматора 26. Операнды на выходе блоков 39 и 40 определ ют отношение

д 1628210d

сигнал/помеха на входе и выходе бло- ка 1. Формирователь 3 контрольной последовательности , вычислитель 14 и - блок 1 обработки входного процесса могут иметь вариант выполнени . 3 з.п. ф-лы, 2 ил.

Изобретение относитс  к технике св зи и может быть использовано дл  контрол  качества каналов св зи с шу- мопсдобными сигналами при пассивных и организованных помехах, а также при многолучевом распространении сигналов .

Цель изобретени  - повышение точности контрол  и расширение функциональных возможностей.

На фиг.1 представлена структурна  электрическа  схема устройства дл  контрол  качества канала св зи с шу- моподобными сигналами; на фиг.2 - структурна  электрическа  схема блока обработки входного процесса.

Устройство дл  контрол  качества канала св зи с шумоподобными сигналами содержит блок 1 обработки входного процесса, квадратор 2, формирователь 3 контрольной последовательности , счетчик 4, дешифратор 5, умножитель 6, интеграторы 7-9, АЦП 10- 12, формирователь 13 управл ющих сигналов и вычислитель 14. Формировател 3 (фиг.1) содержит триггер 15, инвертор 16 и коммутатор 17. Вычислитель 14 (фиг.1) содержит инвертор 18, блок 19 регистров, умножители 20 22, квадраторы 23 и 24, сумматоры 25-29, регистры 30-34, триггеры 35- 38 и делители 39 и 40.

Блок 1 обработки входного процесса содержит умножители 41-45, генератор 46 опорной частоты, генератор 47 псевдослучайной последовательности , генератор 48 тактовой частоты , дешифратор 49 и нелинейный фильтр 50.

Устройство работает следующим образом.

На вход устройства поступает аддитивна  смесь полезного сигнала, помехи и шума. Полезным сигналом  вл етс  шумоподобный сигнал, осно--

0

5

0

5

0

5

0

5

ванный на псевдослучайной последовательности (ПСП), известной на приемной стороне. Помеха - структуропо- добна , т.е. ее структура подобна структуре сигнала. В простейшем случае помеха - ретранслированный сиг- лнал, задержанный на врем  прохождени  разницы в пут х распространени  сигнала и ретранслированного сигнала . Основной источник таких помех - многолучевое распространение или активный (пассивный) помехопостанов- щик. Шум гауссов с нормальным распределением , нулевым математическим ожиданием и дисперсией С2,  вл ющийс  мощностью шума. Дл  шумоподобных сигналов (ШПС) с фазовой манипул цией (ШПС-ФМ) углов входной процесс можно представить в следующем виде. В квадраторе 2 (фиг.1) аддитивна  смесь полезного сигнала, помехи и шума-возводитс  в квадрат, а. в интеграторе 7 интегрируетс  в интервале одного символа. Результат интегрировани  поступает на вход АЦП 10, где превращаетс  в цифровой сигнал и в цифровом виде поступает на второй вход вычислител  14, а именно на вход умножител  20. Входной сигнал поступает также на вход блока 1. Дл  приема шумоподобных сигналов в приемнике формируетс  копи  ПСП, использованной в передатчике, а также определ етс  несуща  (промежуточна ) частота полезного сигнала. В блоке 1 (фиг.2) они формируютс  формирователем псевдослучайной последовательности, состо щим из умножителей 43 и 44, генераторов 47 и 48, а также дешифратора 49, и формирователем опорной частоты состо щим из; умножителей 41, 42 и генератора 46.

Опорна  частота, вырабатываема  генератором 46, используетс  дл  выделени  комплексной огибающей входного процесса. Эта комплексна  огибающа  поступает в умножитель 44. В умножителе 45 из комплексной огибающей снимаетс  манипул ци  ПСП, и нелинейный .фильтр 50 выдел ет сигнал текущей информации, а умножитель 44 из комплексной огибающей снимает манипул цию сигналом текущей информации и результирующий сигнал поступает на вход управл емого генератора 47 ПСП, охваченного кольцом обратной св зи. Выход генератора 47  вл етс  выходом блока 1 и соединен с вторыми входами умножителей 42 и 45, которыми снимаетс  манипул ци  сигналов ПСП. Сн тие информационной манипул ции сигнала осуществл етс  умножител ми 41 и 44 по сигналуti поступающему с выхода нелинейного фильтра 50. Генератор 48 формирует тактовую частоту. Когда тактова  частота кратна несущей, то генератор 48  вл етс  делителем несущей частоты . Дешифратор 49 определ ет границы символов, поскольку граничные комбинации ПСП известны.

Последовательность с выхода умножител  43 поступает на БХОД умножител  45, в котором умножитс  на ПСП. Сигнал с выхода блока 1 поступает на интегратор 9 (фиг.1), где он интегрируетс  на интервале одного символа 0-Т. Затем сигнал поступает на АЦП 12, с которого в цифровом виде поступает на четвертый вход вычислител  14, а именно на вход умножител  22. С выхода умножител  43 (фиг.2) последовательность поступает на вход умножител  6 (фиг.1), на другой вход которого с выхода формировател  3 поступает контрольна  последовательность ортогональна  ПСП. С выхода умножител  6 сигнал поступает в интегратор 8. Далее сигнал преобразуетс  в цифровой АЦП 11 и поступает на третий вход вычислител  14. Поме- хова  составл юща  сигнала, поступающего на четвертый вход вычислител  статистическом отношении равна сигналу поступающему на его третий вход. Вычислитель 14 работает следующим образом. На его первый вход поступают тактовые импульсы с первого выхода блока 13, а на седьмой вход с этого блока поступают сигналы пуска делителей 39 и 40. На второй -v четвертый входы вычислител  14 поступают в цифровом виде сигналы с вы0

5

ходов соответствующих АЦП 10-12. Эти сигналы поступают на входы соответствующих умножителей 20-22, где происходит их нормирование. Нормирование коэффициента хранитс  в блоке 19. С умножител  20 сигнал поступает на сумматор 25, а с выходов умножителей 21 и 22 сигналы возвод тс  в квадрат квадраторами 23 и 24, с выхода которых поступают на сумматоры 27 и 28. Сумматоры 25, 27 и 28 вместе с регистрами 30, 32 и 34 накапливают поступающие на них числа и на выходе их в конце периода оценки сигналов запоминаютс  результирующие сигналы.

Перед началом каждого цикла вычислений , но после того как операнды 0 предыдущего цикла прин ты делител ми 39 и 40, регистры 30, 32 и 34 обнул ютс  сигналами, поступающими с второго выхода блока 13. На выходе сумматора 29 получаетс  величина, про- 5 порциональна  мощности полезного сигнала. На выходе сумматора 29 подаютс  результаты накоплени  в регистрах 32 и 34, причем с регистра 32 операнд выдаетс  с инверсного 0 выхода,.а на вход переноса в младший разр д сумматора 29 подаютс  единицы, т.е. сумматор 29 работает как вычитатель. Этот операнд в инверсном коде подаетс  на вход сумматора 26, на вход переноса в младший разр д которого подаетс  единица. На другой вход поступает операнд с выхода регистра 30. В результате сумматор 26 работает как вычитатель, 0 операнд на выходе которого пропорционален помехе на входе блока 1. Делители 39 и 40 принимают операнды , с выхода сумматора 29 на вход делител  40 поступает1 операнд с вы- 5 хода регистра 32, а на вход делител  39 поступает операнд с выхода сумматора 26. Операнды на выходе делителей 39 и 40 определ ют отношение сигнал/помеха на входе и выходе бло- 0 ка 1. По сигналу с блока 13 запускаетс  операци  делени  в делител х 39 и 40, по этому же сигналу регистры 31 и 33 принимают результаты делени , т.е. отношени  сигнал/помеха 5 на входе и выходе блока 1|И выдают их на первый и второй выходы устройства . По этому же сигналу принимают информацию триггеры 35-38. Информационные входы триггеров 35 и 37 сое5

динены с выходами знаковых разр дов сумматоров 26 и через цикл вычисле- ни  выдают сигналы знаков на триггеры 36 и 38, с выходов которых они поступают на третий и четвертый выходы устройства. Если знак минус кодируетс  1, то единица на выходе триггера 35 означает, что внешнего шума помехи нет, а единица на выходе триг- г ера 36 означает, что сигнала нет.

Формирователь 3 контрольной последовательности может быть выполнен различными способами. Дело в том,

что опорна  ПСП на приемном конце известна и нужно сформировать ортогональную ей ПСП. Дл  этого достаточно пропускать половину элементов . ПСП в пр мом коде, а половину в ин- версном. Дл  этого достаточно триггер 15 поставить в счетный режим и коммутатор 17 будет пропускать элементы ПСП то непосредственно с выхода блока 1, то через инвертор 1. Аналогично можно передавать куски ПСП в пр мом и инверсном коде. В этом случае наиболее удобно часть ПСП составл ющую половину символа, передавать в пр мом коде, а вторую поло- вину в инверсном коде. Законом формировани  контрольной последовательности легко управл ть синхронизатором . Синхронизатор в простейшем случае - это счетчик 4 числа тактов, поступающих с первого выхода блока 1 и дешифратора 5.

Claims (4)

1. Устройство дл  контрол  качества канала св зи с шумоподобными сигналами, содержащее последовательно соединенные формирователь управл -г ющих сигналов и вычислитель, последовательно соединенные квадратор, первый интегратор и первый аналого-циф-- ровой преобразователь, выход которого подключен к второму входу вычислител , а вход квадратора  вл етс 

первым входом устройства, последова- тельно соединенные умножитель, второй интегратор и второй аналого-цифровой преобразователь, выход которого подключен к третьему входу вычислител , последовательно соединенный тре- тий интегратор и третий аналого- цифровой преобразователь, выход которого подключен к четвертому входу

5 Q

5

0

5

5

вычислител , первый и второй выходы которого  вл ютс  соответственно первым и вторым выходами устройства, о т- личающеес  тем, что, с целью повышени  точности контрол , введены формирователь контрольной последовательности, выход которого подключен к первому входу умножител  и последовательно соединенные блок обработки входного процесса, счетчик и дешифратор, выход которого подключен к первому входу формировател  управл ющих сигналов, второй вход которого соединен с первым выходом блока обработки входного процесса, второй, третий и четвертый выходы подключены соответственно к п тому, шестому и седьмому входам вычислител , восьмой и дев тый входы которого  вл ютс  вторым и третьим входами устройства, а третий и четвертый выходы  вл ютс  соответственно третьим и четвертым выходами устройства, вход блока обработки входного процесса объединен с входом квадратора, второй выход подключен к второму входу умножител , третий выход подключен к первому входу третьего интегратора , четвертый выход подключен к второму входу счетчика и первому входу формировател  контрольной последовательности, п тый выход подключен к второму входу формировател  контрольной последовательности, третий вход которого соединен с вторым выходом дешифратора, третий выход дешифратора подключен к объединенным вторым входам первого, второго и третьего интеграторов, четвертый выход подключен к объединенным третьим входам первого, второго и третьего интеграторов, п тый выход подключен к объединенным вторым входам первого , второго и третьего аналого- цифровых преобразователей.

2. Устройство по п.1, о т л и - чающее с   тем, что формирователь контрольной последовательности содержит триггер и последовательно соединенные инвертор и коммутатор, выход которого  вл етс  выходом формировател  контрольной последовательности , первым входом  вл етс  первый вход триггера, вторым входом  вл ютс  объединенные вход инвертора и второй вход коммутатора,третьим входом  вл етс  второй вход триггера, выход

10

15

916282

которого подключен к третьему входу коммутатора.

3. Устройство по п.1, отличающеес  тем, что вычислитель содержит инвертор и последова- 5 тельно соединенные блок регистров, первый умножитель, первый сумматор, первый регистр, второй сумматор, первый делитель и второй регистр, выход которого  вл етс  первым выходом вычислител , последовательно соединенные второй умножитель,первый квадратор, третий сумматор, третий регистр, второй делитель, четвертый регистр, выход которого  вл етс  вторым выходом вычислител , последовательно соединенные третий умножитель, второй квадратор, четвертый сумматор, п тый регистр, п - 20 тый сумматор, первый и второй триггеры , выход второго триггера  вл етс  третьим выходом вычислител , последовательно соединенные третий и четвертый триггеры, выход которого25

 вл етс  четвертым выходом вычислител , первым входом которого  вл ютс  объединенные вторые входы первого, третьего и п того регистров, вторым, третьим и четвертым входами  вл ютс  п соответственно второй вход первого умножител , первый вход второго умножител  и первый вход третьего умножител , п тым входом  вл ютс  объединенные третьи входы первого, третьего и п того регистров, шестым входом  вл ютс  объединенные вторые входы первого, второго, третьего и четвертого триггеров, вторые входы первого и второго делителей и вторые входы второго и четвертого регистров , седьмым входом  вл ютс  объединенные третьи входы первого и второ- го делителей, восьмым и дев тым входаи  вл ютс  соответственно первый и второй входы блока регистров, второй и третий выходы которого подключены соответственно к вторым входам втоого и третьего умножителей, выход

35

40

45

первого регистра подключен к другому

10

10

10

15

5 20 25

п

35

40

5

0

входу первого сумматора, первый выход третьего регистра подключен к другому входу третьего сумматора второй выход подключен к другому входу п того сумматора, второй выход которого подключен к объединенным третьим входам первого и второго делителей и через инвертор к второму входу второго сумматора, второй выход которого подключен к второму входу третьего триггера, первый выход п того регистра подключен к другому входу четвертого сумматора.

4. Устройство по п.1, о т л и ч а- ю щ е е с   тем, что блок обработки входного процесса содержит генератор тактовой частоты, последовательно соединенные первый и второй умножители , генератор опорной частоты, третий и четвертый умножители, генератор псевдослучайной последовательности и дешифратор, последовательно соединенные п тый умножитель и нелинейный фильтр, выход которого подключен к другому входу четвертого умножител  и первому входу первого умножител , второй вход которого объединен с другим входом третьего умножител , второй выход генератора псевдослучайной последовательности подключен к другому входу второго умножител  и первому входу п того умножител , второй вход соединен с выходом генератора тактовой частоты, вход которого соединен с выходом генератора опорной частоты, выход третьего умножител  подключен к второму входу п того умножител , входом блока обработки входного процесса  вл етс  второй вход первого умножител , первым выходом  вл етс  выход генератора тактовой частоты, вторым выходом  вл етс  выход третьего умножител , третьим выходом  вл етс  выход п того умножител , четвертым выходом  вл етс  выход дешифратора, п тым выходом  вл етс  второй выход генератора псевдослучайной последовательности .

Вход

9l

.

W

v вых.2 ф вых.3 Фиг. 2

Редактор О. Спесивых

Составитель В. Камал гин

Техред Л.Олийнык Корректор Л. Пилипенко

Заказ 349

Тираж 381

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

&ЫХ.1

&ь/хА

+

Вых.5

Подписное