SU1621145A1 - Устройство дл формировани серий импульсов - Google Patents

Abstract

Изобретение может быть использовано в системах и устройствах вычислительной техники, автоматики, управлени , контрол  и диагностики. Цель изобретени  состоит в расширении функциональных возможностей за-счет расширени  диапазона регулировани  и увеличени  количества управл емых параметров серии импульсов Цель достигаетс  введением в устройство дл  формировани  серий импульсов коммутаторов 8, 9, 10, элементов И-НЕ 11, 12, 13, элемента И 14, триггера 15 делител  16 частоты . Устройство также содержит программный блок 1, делители 2, 3, 4 частоты, синхронизатор 5, генератор 6 импульсов и триггер 7. Приведены примеры конкретного выполнени  программного блока 1, синхронизатора 5 и временные диаграммы, по сн ющие работу устройства. 4 ил

Description

О

I f

N

J

r

9И1Ш

J /;

36

х

34}

fpue.5

С

Фив. 4

I

Claims (1)

1. Формула изобретения

   Устройство для формирования серий импульсов, содержащее программный блок, вход которого является входом устройства, три делителя частоты, информационные входы которых соединены соответственно с первым, вторым и третьим выходами программного блока, синхронизатор, первый вход которого соединен с четвертым выходом программного блока, генератор и первый триггер, первый выход которого является выходом устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет расширения диапазона регулирования и увеличения количества управляемых параметров серии импульсов, в него введены три коммутатора, элемент И, три элемента И-НЕ, второй триггер и четвертый делитель частоты, причем первые управляющие входы первого и второго коммутаторов соединены соответственно с пятым и шестым выходами программного блока, первые выходы первого и второго коммутаторов соединены соответственно с первыми управляющими входами первого и второго делителя частоты, вторые выходы первого и второго коммутаторов соединены соответственно с первым и вторым информационными входами третьего коммутатора, первый управляющий вход которого соединен с вторым.управляющим входом второго коммутатора и подключен к первому выходу первого триггера, второй выход которого соединен с первым управляющим входом третьего делителя частоты, вторым управляющим входом первого коммутатора и вторым управляющим входом третьего коммутатора, выход которого соединен с вторым входом синхронизатора и первым входом первого триггера, второй вход которого соединен с первым выходом синхронизатора, второй выход которого соединен с вторым управляющим входом второго делителя частоты, третий выход синхронизатора соединен с третьим входом первого триггера и вторым управляющим входом первого делителя частоты, четвертый выход синхронизатора соединен с вторым управляющим входом третьего делителя частоты, входы первого, второго и третьего элементов ИНЕ соединены соответственно с выходами первого, второго и третьего делителей частоты, выход третьего элемента И-НЕ соединен с третьим входом синхронизатора, выход элемента И соединен с четвертым входом синхронизатора, первый и второй входы второго триггера соединены соответственно с седьмым и восьмым выходами программного блока, третий вход второго триггера соединен с одним из входов элемента И и подключен к выходу первого элемента И—НЕ, четвертый вход второго триггера соединен с другим входом элемента И и подключен к выходу второго элемента И-НЕ, первый и второй выходы второго триггера соединены соответственно с пятым и шестым входами синхронизатора, выход четвертого делителя частоты соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых объединены и соединены с выходом генератора и первым входом четвертого делителя частоты, второй вход которого соединен с пятым выходом синхронизатора.

   ΐ₅ t₆t₇ t_St₃t_iQ

   Фиг.2

   Фиг.З

   Фиг. 4