SU1606976A1 - Устройство дл сопр жени процессора с общей магистралью - Google Patents
Устройство дл сопр жени процессора с общей магистралью Download PDFInfo
- Publication number
- SU1606976A1 SU1606976A1 SU884615893A SU4615893A SU1606976A1 SU 1606976 A1 SU1606976 A1 SU 1606976A1 SU 884615893 A SU884615893 A SU 884615893A SU 4615893 A SU4615893 A SU 4615893A SU 1606976 A1 SU1606976 A1 SU 1606976A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- processor
- bus
- address
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Изобретение относитс к вычислительной технике. Цель изобретени - расширение области применени устройства за счет возможности сопр жени с несколькими общими магистрал ми. Устройство содержит блок 1 приемопередатчиков, элемент И 2, дешифратор 3 адреса, элемент 4 задержки, элементы ИЛИ 5, 6. 2 ил.
Description
(Л С
,
Нп
Ц /5„
Фиг /
Щ 16п
Изобретение относитс к вычисгш- тельной технике и может быть использовано -В вычислительных системах с общими магистрал ми дл сопр жени микропрограммных процессоров с мультиплексированными лини ми адреса/данных и отсутствием линии синхронизации адреса.,
Цель изобретени расширение области применени устройства за счет возможности сопр жени с несколькими общими магистрал ми.
На фиг. 1 представлена функциональна схема устройства; на фиг.2 - использование устройства в многопроцессорной вычислительной системе,
Устройство содержит блок 1 приемопередатчиков , элемент и 2, дешифратор
0
15
3 адреса,
задержки, эле20
25
30
элемент 4
менты ИЛИ 5 и 6, mmty 1 адреса/данных процессора, шину 8 синхронизации П(2ре- дачи (СИП) процессора, шину 9 вывода процессора, шину 10 ввода процессора, шину 11 синхронизации адреса (СИЛ) процессора, вход-выход 12 квитировани передачи арифметического уст1)ойства процессора., вход-выход 13 квитировани передачи системного контроллера процессора, общие магистрали 14, входы 15 разрешени захвата магистрали, выходы 16 запроса захвата магистрали. Многопроцессорна вычислительна система содержит входы 17 подтверждени , зан тости магистрали, процессоры 18, за вл емые устройства 9, арбитры 20 общей магистрали
В качестве арбитров 20 общей магистрали в системе может быть использован арбитр.40
Процессоры, дл сопр жени которых предназначено устройствог микропрограммные процессоры (например, К 588).
Предлагаемое устройство может быть использовано в вычислительной системе дл св зи микропрограммных процессоров 18 с общей магистралью (фиг. 2) дл обмена информацией с различными модул ми разделенного ресурса системы (системным запоминающим устройством , устройствами ввода-вывода), подключаемыми к магистрали 14. Оно предназначено дл сопр жени микропрограммных процессоров с мультиплексированными лини ми адреса/данных и отсутствием линии синхронизации адреса. К числу подобных процессоров относитс больша часть существующих микропроцессоров.
Устройство работает следующим образом .
1,...,N общим магистрал м 14 (модул м разделенного ресурса, подключен miiM к магистрал м 14) соответствуют определенные 1,...,N зоны адресов про цессора 18. Простота сопр жени процессора с магистралью 14 при использовании предлагаемого, устройства достигаетс за счет задержки при обращении к магистрали 14 поступлени активного (О) уровн сигнала с входа-выхода 12 на вход-выход 13. Тем самым задерживаетс формирование фронта. 1/0 сигнала на входе СИЛ 11 и всей временной диаграммы обращени вплоть до по влени активного ( О ) сигнала на входе разрешени захвата магистрали 15.
При выдаче процессором 18 адреса на шины 7 на входе. 11 и входах 15 ,...,15щ находитс сигнал логической 1, а на входе-выходе 12 выдаваемый .АУ процессора 1 8 сигнал логического О, т.е. на управл ющих входах дешифратора 3 адреса наход тс сигналы, обеспечивающие его выборку.
Они содержат арифметическое устройство (АУ), управл ющую пам ть (УП), , При этом при обращении процессора темный контроллер (СК), соединенные 18 к адресам, не вход щим в зону ад- согласно типовой схеме. Дл синхронизации обмена информацией между элементами процессора служат сигналы квитировани передачи,, причем линии - входы-выходы 12 и 13 соединены друг с другом. Выдаваемый АУ процессора 18 активный (О) уровень сигнала на вход 12 сопровождает информацию (адрес , выводимые данные), выдаваемые
50
из процессора 18, а поступающий на вход 12 активньй (О) уровень сигна- па с СК процессора 18 сопровождает вводимые, в процессор 18 данные.
ресов l,..., общих магистралей 14, уровень сигнала на 1,...,N выходах дешифратора 3 и выходах 16(,..., 16 пассивный (О). Пассивным будет уровень сигнала и при вводе, выводе данных (так как на входе }1 - О ), При этом через элемент 4 задержки, элемент ИЛИ 5 (при вьщаче процессоро 18 адреса и выводимых данных) и элемент ШБ- 6 (при вводе данных в процессор 18) устанавливаетс двухсторонн св зь между входами-выходами 12 и 13„ Предлагаемое устройство
0
5
0
5
30
,
40
Предлагаемое устройство может быть использовано в вычислительной системе дл св зи микропрограммных процессоров 18 с общей магистралью (фиг. 2) дл обмена информацией с различными модул ми разделенного ресурса системы (системным запоминающим устройством , устройствами ввода-вывода), подключаемыми к магистрали 14. Оно предназначено дл сопр жени микропрограммных процессоров с мультиплексированными лини ми адреса/данных и отсутствием линии синхронизации адреса. К числу подобных процессоров относитс больша часть существующих микропроцессоров.
Устройство работает следующим образом .
1,...,N общим магистрал м 14 (модул м разделенного ресурса, подключен miiM к магистрал м 14) соответствуют определенные 1,...,N зоны адресов процессора 18. Простота сопр жени процессора с магистралью 14 при использовании предлагаемого, устройства достигаетс за счет задержки при обращении к магистрали 14 поступлени активного (О) уровн сигнала с входа-выхода 12 на вход-выход 13. Тем самым задерживаетс формирование фронта. 1/0 сигнала на входе СИЛ 11 и всей временной диаграммы обращени вплоть до по влени активного ( О ) сигнала на входе разрешени захвата магистрали 15.
При выдаче процессором 18 адреса на шины 7 на входе. 11 и входах 15 ,...,15щ находитс сигнал логической 1, а на входе-выходе 12 выдаваемый .АУ процессора 1 8 сигнал логического О, т.е. на управл ющих входах дешифратора 3 адреса наход тс сигналы, обеспечивающие его выборку.
с, При этом при обращении процессора 18 к адресам, не вход щим в зону ад-
При этом при обращении процессора 18 к адресам, не вход щим в зону ад-
ресов l,..., общих магистралей 14, уровень сигнала на 1,...,N выходах дешифратора 3 и выходах 16(,..., 16 пассивный (О). Пассивным будет уровень сигнала и при вводе, выводе данных (так как на входе }1 - О ), При этом через элемент 4 задержки, элемент ИЛИ 5 (при вьщаче процессором 18 адреса и выводимых данных) и элемент ШБ- 6 (при вводе данных в процессор 18) устанавливаетс двухсторонн св зь между входами-выходами 12 и 13„ Предлагаемое устройство
оказываетс прозрачным дл процессора 18.
При обращении процессора 18 к i-й магистрали выдаваемый им адрес попадает в зону адресов общей магистрали на соответствующем выходе дешифратор 3 адреса по вл етс активный (1) уровень сигнала, формиру запрос доступа к i-й магистрали 14 на выходе 165 . При зтом на выходе элемента ИЛИ 5, т.е. на входе-выходе 13, поддерживаетс пассивный () уровень сигнала, что задерживает формирование процессором 18 фронта 1/0 на ли- НИИ СИА 11 и всей временной диаграммы обращени .
На шинах 7 процессора 18 поддерживаетс выдаваемьй им адрес.
При получении процессором 18 раз- решени захвата, i-й магистрали 14 (активнБш О) уровень сигнала на входе 15;. блок 1 приемопередатчиков 1 обеспечивает подключение шин 7 и шин СИП 8, вывода 9, ввода 10, СИА П процессора 18 к i-й магистрали 14j i Сигнал на пр мом управл ющем входе дешифратора 3 адреса становитс пассивным, а следовательно, пассивными (О) станов тс сигналы на
выходах дешифратора 3 адреса, что обеспечивает через элемент 4 задержки ,и элемент ИЛИ 5 прохождение сигнала с входа-выхода 12 на вход-выход 13. Процессор 18 получает возможност сформировать необходимую дл обращени к магистрали 14 временную диаграмму сигнсшов. При вводе данных в процессор 18 прохождение сигнала входа-выхода I3 на вход-выход I2 обеспечиваетс через элемент ИЛИ 6.
Claims (1)
- Формула изобретениУстройство дл сопр жени процёссо ра с общей магистралью, содержащее дешифратор адреса, два элемента ИЛИ, элемент И и элемент задержки, причем вход-выход устройства дд подключени к шине адреса/данных процессора соединен с информационным входом дешифратора адреса, отличающеес тем, что, с целью расширениQ 50 505О5 0области применени устройства путем , обеспечени возможности сопр жени с несколькими общими магистрал ми, устройство дополнительно содержит блок приемопередатчиков, i-й информационный вход-выход группы которого (,N N - число общих магистралей) вл етс входом-выходом устройства дл подключени к i-й общей магистрали, группа входов устройства дл подключени к шине разрешени захвата магистрали соединена с группой входов управлени коммутацией блока приемопередатчиков и входами элемента И, выход которого соединен с первым стробирующим входом дешифратора адреса, группа выходов которого соединена с входами первого элемента ИЛИ и вл етс группой выходов устройства дл подключени к шине запроса захвата магистрали , вход-выход устройства дл подключени к входу-выходу квитировани передачи арифметического устройства процессора соединен с вторым стробирующим входом дешифратора адреса, через элемент задержки - с дополнительным входом первого элемента ИЛИ и с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента ИЛИ и вл етс входом-выходом устройства дл подключени к входу-выходу квитировани передачи системного контроллера процессора , вход-выход устройства дл подключени к шине адрзса/данных процессора соединен с информационным входом- выходом блока приемопередатчиков, первый информационный вход и выход которого вл ютс соответственно входом устройства дл подключени к шине вывода процессора и выходом устройства дл подключени к шине синхронизации приема процессора, вход устройства дл подключени к шине ввода процессора соединен с вторым информационным входом блока приемопередатчиков и вторым входом второго элемента ИЛИ, вход устройства дл подключени к шине синхронизации адреса процессора соединен с третьим информационным входом блока приемопередатчиков и до-, полнительным входом элемента И.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884615893A SU1606976A1 (ru) | 1988-12-05 | 1988-12-05 | Устройство дл сопр жени процессора с общей магистралью |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884615893A SU1606976A1 (ru) | 1988-12-05 | 1988-12-05 | Устройство дл сопр жени процессора с общей магистралью |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1606976A1 true SU1606976A1 (ru) | 1990-11-15 |
Family
ID=21413238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884615893A SU1606976A1 (ru) | 1988-12-05 | 1988-12-05 | Устройство дл сопр жени процессора с общей магистралью |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1606976A1 (ru) |
-
1988
- 1988-12-05 SU SU884615893A patent/SU1606976A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1188747, кл. G 06 F 13/18, 1985. Авторское свидетельство СССР К 1180906, кл. G 06 F 13/00, 1985, Морисита И. Аппаратные средства микроэвм. М. : ир. с. 239. 234. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| US6247100B1 (en) | Method and system for transmitting address commands in a multiprocessor system | |
| EP0581335B1 (en) | Data processing system having units competing for access to shared resources and arbitration unit responsive to the status of the shared resources | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| EP0369265B1 (en) | Multiprocessor system having global data replication | |
| EP0476990B1 (en) | Dynamic bus arbitration | |
| US4375639A (en) | Synchronous bus arbiter | |
| US5253347A (en) | Centralized arbitration system using the status of target resources to selectively mask requests from master units | |
| US5047921A (en) | Asynchronous microprocessor random access memory arbitration controller | |
| JPH11513150A (ja) | Ｐｃｉ間ブリッジを統合する入出力プロセッサ用アーキテクチャ | |
| KR19990022324A (ko) | 주변 소자 상호연결 버스상의 버스트 전송 시스템및 방법 | |
| US4417303A (en) | Multi-processor data communication bus structure | |
| US5249297A (en) | Methods and apparatus for carrying out transactions in a computer system | |
| US5038274A (en) | Interrupt servicing and command acknowledgement system using distributed arbitration apparatus and shared bus | |
| SU1606976A1 (ru) | Устройство дл сопр жени процессора с общей магистралью | |
| US6209054B1 (en) | Reliable interrupt reception over buffered bus | |
| JPS59218532A (ja) | バス接続方式 | |
| SU1322302A1 (ru) | Многоканальное устройство дл сопр жени вычислительных машин | |
| EP0472753B1 (en) | Multiprocessor system having selective global data replication | |
| SU1427373A1 (ru) | Устройство дл сопр жени абонентов | |
| JPH01276263A (ja) | バス通信装置 | |
| JPS6029139B2 (ja) | 処理装置間結合方式 | |
| SU1365089A1 (ru) | Устройство дл сопр жени двух ЭВМ с общим внешним устройством | |
| JPS61239350A (ja) | バス制御方式 | |
| SU934834A1 (ru) | Устройство дл управлени подключением к магистрали общего блока пам ти |