SU1598164A1

SU1598164A1 - Counting device with failure correction

Info

Publication number: SU1598164A1
Application number: SU884627652A
Authority: SU
Inventors: Валерий Павлович Драгунов; Авенир Иванович Ильенков; Ярослав Авенирович Ильенков
Original assignee: Новосибирский электротехнический институт
Priority date: 1988-12-29
Filing date: 1988-12-29
Publication date: 1990-10-07

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при создании устройств автоматического контрол и управлени , а также средств вычислительной техники. Цель изобретени - повышение надежности, которое достигаетс за счет введени элементов ИЛИ 3, 4, детекторов 7, 8 сбо , группы 9 элементов ИЛИ, триггеров 10, 11, детектора 12 сбо и инвертора 13. Устройство также содержит входные шины 15, 16, элементы И 1, 2, счетчики 5, 6 и группу 14 элементов И. В счетном устройстве при обнаружении сбо одного из счетчиков происходит установка в исходное состо ние последнего, блокировка второго счетчика, сбившийс счетчик "догон ет" второй счетчик и устройство приходит к восстановлению исходного резервировани после сбо , что повышает надежность. 3 ил.The invention relates to automation and computing and can be used to create devices for automatic monitoring and control, as well as computer equipment. The purpose of the invention is to increase the reliability that is achieved by introducing the elements OR 3, 4, detectors 7, 8 failure, a group of 9 elements OR, triggers 10, 11, the detector 12 failure and inverter 13. The device also contains input buses 15, 16, elements And 1, 2, counters 5, 6, and a group of 14 elements I. In the counter, if one of the counters is detected, the latter is reset, the second counter is blocked, the second counter is knocked down and the device comes to restoring the initial counter. reservation after fail that increases reliability. 3 il.

Description

Фиг.11

Изобретение относитс к автомат14;се и вычислительной технике и может быть использовано при создании устройств автоматического контрол и управлени , а также средств вычислительной техники.The invention relates to an automatic machine; 14 ce and computer technology and can be used to create devices for automatic monitoring and control, as well as computer equipment.

Целью изобретени вл етс повышение надежности.The aim of the invention is to increase reliability.

Поставленна цель достигаетс за счет введени новых конструктивных признаков, обеспечивающих восстановление исходного резервировани после сбо .The goal is achieved by introducing new design features that ensure the restoration of the original backup after a failure.

На фиг.1 приведена структурна схема предлагаемого счетного устройства с исправлением сбоев; на фиг.2 и 3 - временные диаграммы, по сн ющие работу устройства .Figure 1 shows the structural diagram of the proposed counting device with correction of failures; 2 and 3 are timing diagrams explaining the operation of the device.

В качестве примера рассматриваетс счетное устройство, работающее в коде 1 из п.As an example, the counting device operating in code 1 of p.

Счетное устройство содержит первый, второй элементы И 1 и 2, первый, второй элементы ИЛИ 3 и 4, первый, второй счетчики 5 и 6, первый, второй детекторы 7 и 8 сбо , группа 9 элементов ИЛИ, первый, второй RS-триггеры 10 и 11, третий детектор 12 сбо , инвертор 13, группу 14 элементов И и первую и вторую входные шины 15 и 16.The counting device contains the first, second elements AND 1 and 2, the first, second elements OR 3 and 4, the first, second counters 5 and 6, the first, second detectors 7 and 8 fail, group 9 elements OR, the first, second RS-triggers 10 and 11, the third detector 12 fault, an inverter 13, a group of 14 elements And and the first and second input buses 15 and 16.

Первый вход элемента И 1 соединен с входной шиной 15, выходы элементов И 1 и 2 соединены соответственно со счетными входами счетчиков 5 и 6, входы детекторовThe first input element And 1 is connected to the input bus 15, the outputs of the elements And 1 and 2 are connected respectively to the counting inputs of counters 5 and 6, the inputs of the detectors

7и 8 сбо соединены соответственно с выходами счетчиков 5 и 6, входы детектора 12 сбо соединены с выходами группы 9 элементов ИЛИ, первые, вторые входы каждого из элементов ИЛИ которой соединены соответственно с одноименными выходами счетчиков 5 и 6, выход детектора 7 сбо соединен с входом сброса RS-триггера 10 и первым входом элемента ИЛИ 3, второй вход которого соединен С первым входом элемента ИЛИ 4 и с шиной 16, выходы элементов ИЛИ 3 и 4 соединены соответственно с входами установки в исходное состо ние счетчиков 5 и 6, выход детектора7 and 8 are connected respectively to the outputs of counters 5 and 6, the inputs of detector 12 are connected to the outputs of group 9 of the OR elements, the first, second inputs of each of the OR elements of which are connected respectively to the same outputs of the counters 5 and 6, the output of the detector 7 is connected to the input resetting the RS flip-flop 10 and the first input of the element OR 3, the second input of which is connected to the first input of the element OR 4 and to the bus 16, the outputs of the elements OR 3 and 4 are connected respectively to the installation inputs of the initial state of the counters 5 and 6, the output of the detector

8сбо соединен с входом сброса RS-триггера 11 и с вторым входом элемента ИЛИ 4, выход детектора 12 сбо соединен с входом инвертера 13, выход которого соединен с входами установки RS-триггеров 10 и 11 и с первыми входами элементов И из группы8sbo is connected to the reset input of the RS flip-flop 11 and to the second input of the element OR 4, the output of the detector 12 is connected to the input of the inverter 13, the output of which is connected to the inputs of the RS-flip-flop 10 and 11 and the first inputs of the elements And from the group

14элементов И, вторые входы элементов И которой соединены с входной шиной 15, а третьи входы - с выходами элементов ИЛИ из группы 9 элементов ИЛИ, входна шина14 elements And, the second inputs of the elements AND of which are connected to the input bus 15, and the third inputs - with the outputs of the elements OR of the group 9 elements OR, the input bus

15соединена с первым входом элемента И 2, вторые входы элементов И 1 и 2 соединены соответственно с пр мыми выходами RS-триггеров 11 и 10.15 is connected to the first input of the And 2 element, the second inputs of the And 1 and 2 elements are respectively connected to the direct outputs of the RS flip-flops 11 and 10.

RS-триггеры 10 и 11 представл ют собой асинхронные одноступенчатые RS-триггеры .RS triggers 10 and 11 are asynchronous single-stage RS triggers.

Счетчик 5 (6), работающий, например, в 5 коде 1 из п, может содержать п-разр д- ный сдвигающий регистр, у которого пр мой выход триггера п-го разр да соединен с информационным входом триггера первого разр да, а шина установки счетчика вCounter 5 (6), operating, for example, in code 1, 5 of p, may contain an n-bit shift register, in which the direct output of the n-th trigger is connected to the information input of the first-trigger, and the bus install counter in

0 исходное состо ние соединена с входом установки триггера первого разр да и входами сброса триггеров.всех остальных разр дов.0, the initial state is connected to the input of the first-trigger trigger installation and the reset inputs of the trigger of all the remaining bits.

Детектор 7 (8, 12) сбо дл такого счет5 чика может содержать, например, п+1 элементов ИЛИ-НЕ с п входами каждый. Каждый элемент ИЛИ-НЕ, кроме последнего , соединен с инверсным выходом соответствующего разр да счетчика и с пр мымиDetector 7 (8, 12) set for such a counter may contain, for example, n + 1 OR-NOT elements with n inputs each. Each element OR NOT, except the last, is connected to the inverse output of the corresponding counter discharge and to the direct

0 выходами всех остальных разр дов, входы (п+1)-го элемента ИЛИ-НЕ соединены с выходами всех остальных элементов ИЛИ-НЕ. Выход (п+1)-го элемента ИЛИ-НЕ вл етс выходом детектора сбо .0 outputs of all other bits, inputs (n + 1) -th element OR NOT are connected to the outputs of all other elements OR NOT. The output of the (n + 1) -th element OR-NOT is the output of the failure detector.

5Принципиальные схемы остальных блоков устройства общеизвестны.5 The principle schemes of the remaining device blocks are well known.

Счетное устройство с исправлением сбоев работает следующим образом.Counting device with the correction of failures works as follows.

Подачей сигнала на шину 16 (шина 16Signal to bus 16 (bus 16

0 вл етс шиной сброса) счетчики 5 и 6 устанавливаютс в исходное состо ние, на выходах группы 9 элементов ИЛИ состо ние такое же. На выходах детекторов 7, 8, 12 сбо сигнал равен О, а на выходе инвертоВ ра 13 - 1. Этот сигнал устанавливает RS-триггеры 10 и 11 в единичное состо ние, при котором счетные импульсы Т с шмны 15 проход т через элементы И 1 и 2 и поступают на счетный вход счетчиков 5 и 6 соответ0 ственно. При отсутствии сбоев в последующих тактах сигналы на выходах детекторов 7, 8, 12 сбо , RS-триггеров 10м 11 и инвертора 13 не измен ютс , и сигналы на выходах группы 14 элементов И соответст5 вуют коду, в котором работают счетчики 5 и 6. На временной диаграмме (фиг.2 и 3) описанный процесс соответствует первым семи счетным импульсам на шине 15.0 is a reset bus) counters 5 and 6 are reset, at the outputs of group 9 of the elements OR the state is the same. At the outputs of the detectors 7, 8, 12, the signal is equal to O, and at the output of the inverter is 13-1. This signal sets the RS-flip-flops 10 and 11 to one state, in which the counting pulses T from the pulse 15 pass through the elements And 1 and 2 and arrive at the counting input of counters 5 and 6, respectively. In the absence of failures in subsequent cycles, the signals at the outputs of detectors 7, 8, 12 faults, RS flip-flops 10 m 11 and inverter 13 do not change, and the signals at the outputs of group 14 of elements AND correspond to the code in which counters 5 and 6 operate. timing diagram (Fig.2 and 3) described process corresponds to the first seven counting pulses on the bus 15.

При сбое в одном из счетчиков 5 и 6 наIn case of failure in one of the counters 5 and 6 on

0 его выходах по вл етс запрещенна комбинаци сигналов. На фиг.2 в качестве примера сбо показано по вление 1 на двух выходах Оз и QA счетчика 5 после восьмого счетного импульса. На выходах детекторовAt its outputs, a forbidden combination of signals appears. Figure 2 shows, as an example, the appearance of 1 at two outputs Oz and QA of counter 5 after the eighth counting pulse. Detector Outputs

5 7 и 12 сбо сигнал становитс равным 1. Выходной сигнал детектора 7 через элемент ИЛИ 3 поступает на счетчик 5 и возвращает его в исходное состо ние. Этот же сигнал устанавливает RS-триггер 10 в нулевое состо ние (фиг.3). Выходной сигнал RS,-тpиггe:5 7 and 12, the signal becomes equal to 1. The output signal of the detector 7 through the element OR 3 goes to the counter 5 and returns it to its original state. The same signal sets the RS flip-flop 10 to the zero state (Fig. 3). RS output signal, -pigge:

pa 10, равный О, подаетс на элемент И 2 и прекращает поступление счетных импульсов на счетчик 6. Выходной сигнал детектора 12 сбо , равный 1, инвертируетс инвертором 13 и поддерживает на выходах группы 14 элементов И нулевые сигналы (фиг.З), После возвращени счетчика 5 в исходное состо ние на выходе детектора 7 сбо устанавливаетс О, следовательно, прекращаетс сигнал установки счетчика 5 в исходное состо ние. На обоих входах RS- триггера 10 сигналы в это врем равны О, что позвол ет сохранить на его выходе нулевое состо ние. На выходах группы 9 элементов ИЛИ сохран етс запрещенна комбинаци сигналов (сигналы на двух выходах одновременно равны 1), поэтому на выходе детектора 12 сбо сигнал остаетс равным 1 и на выходах группы 14 элементов И сохран ютс нулевые сигналы. При поступлении следующих счетных импульсов счетчик 5 переходит в следующие состо ни , а работа счетчика б заблокирована нулевым сигналом RS-триггера 10. Когда состо ни счетчиков 5 и 6 станут одинако- выми, то на выходе детектора 12 сбо сигнал станет равным О и. инвертиру сь инвертором ,13, прекратит блокирование группы 14 элементов И, а также установит RS-триггер 10 в единичное состо ние, пре- краща тем самым блокирование счетчика 6. Изменение сигналов на выходах детекторов 7, 8 и 12 сбо , возврат счетчика 5 в исходное состо ние, срабатывание RS-триггера 10, блокирование счетчика 6 и группы 14 элементов И происход т до поступлени следующего счетного импульса на шину 15. Качественно процесс исправлени сбо в одном из счетчиков можно описать следующим образом. При сбое устанавливаютс нулевые сигналы на всех выходах счетного устройства. Счетчик, в котором не было сбо , прекращает функционирование, сохран достигнутое значение кода. Счетчик, в котором произошел сбой, возвращаетс в исходное состо ние и затем догон ет счетчик, сохран ющий достигнутое значение кода, после чего продолжают функционировать оба счетчика, продолжа заданную последовательность значений ко- да.pa 10, equal to 0, is applied to element 2 and stops the arrival of counting pulses to counter 6. The output signal of detector 12 is equal to 1, is inverted by inverter 13 and supports zero signals at the outputs of group 14 of elements AND (zero) the counter 5 returns to its initial state at the output of the detector 7; 0 is set; therefore, the signal for resetting the counter 5 to the initial state is terminated. At both inputs of the RS-flip-flop 10, the signals at this time are equal to O, which allows to keep the zero state at its output. The forbidden combination of signals (the signals on the two outputs are simultaneously equal to 1) is saved at the outputs of group 9 of the elements OR, therefore the output of the detector 12 fails to remain equal to 1 and zero signals are left at the outputs of the group of 14 elements of the AND. When the next counting pulses arrive, counter 5 goes to the following states, and counter b is blocked by a zero signal of the RS flip-flop 10. When the states of counters 5 and 6 become identical, then at the output of detector 12 the signal will be equal to O and. inverting the inverter, 13, will stop blocking the group of 14 elements I, and will also set the RS flip-flop 10 to one state, thereby stopping the blocking of the counter 6. Changing the signals at the outputs of the detectors 7, 8 and 12, the return of the counter 5 the initial state, the triggering of the RS flip-flop 10, the blocking of the counter 6 and the group of 14 elements And occur before the next counting pulse arrives on the bus 15. Qualitatively, the process of correcting a failure in one of the counters can be described as follows. In case of failure, zero signals are set at all outputs of the counting device. The counter, in which there was no failure, stops functioning, retains the achieved code value. The counter in which the failure occurred returns to the initial state and then overtakes the counter that preserves the reached code value, after which both counters continue to function, continuing the specified sequence of code values.

Таким образом. в предлагаемом счетном устройстве происходит исправление при любых сбо х, в том числе и в случае,In this way. in the proposed counting device there is a correction in case of any failures, including in the case

5five

когда один из счетчиков при сбое устанавливаетс в неиспользуемое, запрещенное состо ние, причем после исправлени сбо функционируют оба счетчика, т.е. после сбо восстанавливаетс исходное резервирование , за счет чего повышаетс надежность устройства.when one of the counters in the event of a failure is set to an unused, forbidden state, and after correction, both counters fail, i.e. after a failure, the original reservation is restored, thereby increasing the reliability of the device.

Claims

Claims device with fault correction, containing two input buses, two counters, a group of elements AND, a group of elements OR, and two elements I. And the first input of the first of which is connected to the first input bus, the outputs of the first and second elements AND are connected to the counting inputs of the first and second counters, respectively, characterized by those. what. in order to increase reliability, two OR elements are introduced into it. the inverter, the first, the second RS-triggers and three fail detectors, the inputs of the first and second detectors fail, respectively, are connected to the outputs of the first and second counters, and the inputs of the third fail detector are connected to the outputs of the group of OR elements, the first and second inputs of the OR elements from the group of OR elements connected respectively to the same outputs of the first and second counters, the output of the first detector is connected to the reset input of the first RS flip-flop and the first input of the first OR element, the second input of which is connected to the first input About the OR element and with the second input bus, the output of the first element OR is connected to the setup input of the initial state of the first counter, the output of the second detector is connected to the reset input of the second RS trigger and the second input of the second OR element. the output of which is connected to the installation input to the initial state of the second counter, the output of the third detector fails connected to the input of the inverter, the output of which is connected to the installation inputs of the RS flip-flops and to the first inputs of the And elements from the group of elements And, the second inputs of the elements And of which are connected to the first input bus. and the third inputs are with the outputs of the OR elements from the group of OR elements, respectively, the first input bus is connected to the first input of the second element, AND, the second inputs of the first and second elements, AND are connected respectively to the rotating outputs of the second and first RS-flip-flops.

Counting iiMni / lsy t

-AAAAAAAAUAiS.AAAl

8s Detection 7,8cSoa

IlUllll 1ID

fugues 2